Логарифмический преобразователь

.Галамай,СР83. льство 7/556, ство С 7,/556,РЕОБРАЗОВАТЕЛЬится к автоматехнике и модля воспроизв игинальных связеи. ЕННЫЙ КОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТКРЫТИЙ АНИЕ ИЗОБ(46) 23.03.88. Бюл. Ф (71) Львовский полите ститут им. Ленинского (72) М.А,Гаврилюк, Т. В.В.Древняк и Л.В,Мор (53) 68).325(088.8) (56) Авторское свидет У 1043645 ь кл, С 06 РАвторское свидетел У 1108441, кл, С 06 Р(54) ЛОГАРИФМИЧЕСКИЙ (57) Изобретение отно тике и вычислительной жет быть использовано дения логарифмической функции. Цельизобретения - повьппение быстродействия преобразователя при обработкепозиционного кода аргумента. Преобразователь имеет блок и;мяти 1,второй и первый счетчики 2 и 3, управляемый делитель частоты 4, числоимпульсный умножитель 5, схему сравнения 6, блок вычитания 7, генератор8, триггер 9, элемент задержки 10,элемент ИЛИ 11 и элемент И 12. Впредлагаемом преобразователе повьппение быстродействия достигается введением блока памяти, схемы сравнениякодов, управляемого делителя частоты, генератора, элемента И и новых1383346 Изобретение относится к автоматике и вычислительной технике и можетбыть использовано для воспроизведения логарифмической функции,Целью изобретения является повышение быстродействия преобразователяпри обработке позиционного кода аргумента,На чертеже приведена структурнаясхема преобразователя,Преобразователь содержит блок 1памяти, второй 2 и первый 3 счетчики,управляемый делитель 4 частоты, числоимпульсный умножитель 5, схему 6сравнения, блок 7 вычитания, генератор 8, триггер 9, элемент 10 задержки, элементы ИЛИ 11 и,И 12,Устройство работает следующим образом.Перед началом работы счетчики 2и 3 и триггер 9 находятся в нулевыхсостояниях. С приходом позиционногопопноразрядного кода аргумента навходы адреса блока 1 памяти и на управляющие входы управляемого делителя частоты подаются 1 старших, а напервые входы схемы 6 ш младших разрядов аргумента х. Значение аргумента в этом случае можно представить1в виде М, К+И (1) значение кода, определяемоестаршими разрядами; ш младшими разрядами, если аргумент представлен в двоичном коде; где И,К- ги 1 О - если аргумент представлен в двоично-десятичном коде,где ИЭ - число, записанное в счетчи ке 3 и используемое для управления работой числоимпульсного умножителя 5,Подставляя (3) и (5) в (4), полу- чаем причем х - К (2)При подаче кода Н, на адресные входы блока 1 памяти с его выходов снимается полноразрядный код, соответствующий значению логарифмической функции при значении аргумента, равного И, К, который затем переписывается в счетчик 2 результата.Полноразрядное значение кода аргумента подается одновременно на элемент ИЛИ 11, выход которого подключен к входу элемента задержки 10. Если хотя бы на одном из входов элемента 11 присутствует сигнал логической "1", а это следует из условия (2), то через время, определяемое временем задержки элемента 1 О, этот сигнал появится на входе элемента 45 Кс 1 МаЙг (6)+ 11 эЧисло в счетчике 2 результата изменяется по следующему законуМММ (х)=М (К 1 х,) + с 1 гэ, (7)хрипа,КИгде И (КМ )=К 1 п в -=К 1 пБ - код со 1)К ( эответствующий значению логарифмической функции при значении аргумента,равного КН,.Учитывая, что число в счетчике 3равно 50 И 12. Время задержки элемента 10должно быть равно или больше времени считывания кода из блока 1 памятии записи его в счетчик 2. После этого через открытый элемент И 12 начинают поступать импульсы с выхода генератора 8,Очевидно, что с этого момента вре мени начинается преобразование параллельного кода М (младших разрядов аргумента) в соответствующее число импульсов. В этом. случае можнопредставить число И в виде прираще ний числа импульсов Ж, которые поступают с выхода элемента И 2 навход счетчика 3 и второй вход блока7 вычитания. Работа блока 7 вычитания описывается уравнением 20 юг, = Ы - с 1 г, (3)где с 1 г, - приращения числа импульсовна выходе блока 7;с 1 г - приращения числа импульсовна первомвходе блока 7.Приращения с 1 г, поступают на входуправляемого делителя 4 частоты, работа которого описывается уравнениемс 1 гс 1 г(4)э30 Приращения с выхода управляемогоделителя 4 частоты поступают одновременно на вход счетчика 2 результатаи на вход числоимпульсного умножителя 5, работа которого описываетсяуравнениемс 1 г = - с 1 г11 эз К эф(6) получаемКйхйк3Подставив это уравнение впосле простых преобразованийчаем(7),полуСоставитель А.ШуляповРедактор Н.Лазаренко Техред Л.Олийнык Корректор М.Демчик Заказ 1297/47 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5 Производственно-полиграфическое предприятие, г.Ужгород,ул.Проектная,4 Ю (х) = К 1 п. -(11)Таким образом, старшие разряды кода аргумента обрабатываются блокомпамяти в соответствии с уравнением(11), и результат логарифмического преобразования заносится в счетчик 2 результата. Младшие разряды кода аргумента обрабатываются схемой число- импульсного логарифмического преобразования с представлением результатав счетчике 2.Быстродействие данного устройства определяется количеством младших разрядов преобразуемого числа. Устройство целесообразно использовать прибольшой разрядности аргумента, таккак применение в этом случае функциональных преобразователей число-импульсного типа неприемлемо из-за низкого их быстродействия, а функциональных преобразователей на базе блоков памяти - из-за больших аппаратурных затрат.1Формула изобретенияЛогарифмический преобразователь, содержащий первый,и второй счетчики, числоимпудьсный умножитель, блок вычитания, триггер, элемент ИЛИ и элемент задержки, вход которого соединен с выходом элемента ИЛИ, выходпервого счетчика соединен с управляющим входом числоимпульсного ум .ножителя, выход которого соединен свходом первого операнда блока вычитания, отличающийся тем,что, с целью повьппения быстродействия 1 Опреобразователя при обработке позиционного кода аргумента, в него введены блок памяти, схема сравнения, управляемый делитель частоты, генератори элемент И, причем старшие разрядывхода аргумента преобразователя соединены с входами задания коэффициента деления управляемого делителя частоты и адресными входами блока памяти, младшие разряды входа аргументапреобразователя соединены с первыми входами схемы сравнения,второй вход которой соединенс выходом первого счетчика, входразрядов аргумента преобразователясоединен с входами элемента ИЛИ, вы"ход элемента задержки соединен с первым входом элемента И, второй входкоторого соединен с инверсным выходом триггера, счетный вход которогоподключен к выходу схемы сравнения,выход генератора соединен с третьимвходом элемента И, выход которогосоединен со счетным входом первого,счетчика и входом второго операндаблока вычитания, выход которого соединен с информационным входом управляемого делителя частоты, выход которого соединен со счетным входомвторого счетчика и информационнымвходом числоимпульсного умножителя,выход блока памяти соединен с информационным входом второго счетчика,