Устройство для управления транзисторным инвертором

Изобретегие относится к электротехнике, а именно к преобразователям постоянного напряжения в переменное, и может быть использовано в электроприводе, для питания устройства автоматики и телемеханики.Цельк изобретения является расширение диаиазоца регулирования выходного напряжения преобразователя.На фиг.представлена схема устройства; на фиг. 2 - временные диаг раммы, поясняющие его работу.10Ицвертор может быть выполнен, например, по мостовой схеме на диодго-транзисторных ключах,4, олца,диагональ которого подключена к источнику входног о напряжения, а другая - к нагрузке 5.Устройство для управления иивертором содержит последовательно соединенные формирователь 6 временных интервалов, счетчик 7 и логический блок 8, четыре аыхола которого иолклгочены к управляющих входам клгочей 1 4 цнвертора, управляемые делители 9 ц0 напряжений, входы которых подклгочсцы к выходу блока 8, Выхол управляемого делителя 9 через интегратор 11 подключен к входу иорового блока 2 с Ю-триггером, выход которого соединен с установочным входом ключа 13 сброса интег ратора 11 и с входом блока 8.К источнику 14 управляющего напряжения полклкчен второй вход блока 12 и уггравл 5 гемый делитель 10, выход которого подключен к интегратору 15. Выход формирователя 16 соелинец с Я-входом триггера блока2.В качестве порогового элемента блока 12 может быть использован, например, однопереходный транзистор. Формирователь 6 может быть выполнен, например, на основе интегратора5 и порогового элемента 16, вход которого подклгочен к установочному Входу интегратора 15.Устройство работает следующим образом.С выхода делителя 10 на вход интегратора 15 формирователя 6 поступает наггряжеиие(/= (/ (1)где ткоэффициент деления делителя 10;(/ - напряжение ца выходе источника 4.При этом ца выходе интегратора5 формируется напряжение (/ ь (фиг, 2) . 45Когда это напряжение достигает значения порога срабатывания порогового элемента 16, на выходе порогового элемента 16, т. е. на выходе формирователя 6, формируется импульс (/ устанавливающий интегратор 15 в исходное состояние, после чего процесс гогторяется.Импульсы (/6 поступают ца вход счетчика 7 и 0-вход Ю-триг гера блока2.В начале каждого интервала ца выходе Ю-трггггера формируется импульс (/ь закрываюгций ключ 13 интегратора 11. При этом ца выходе интегратора 11 вырабатывается напряжение (./ /интегрируется (/). Напряжение (/ поступает на вход порогового блока 12, имеющего порог срабатывания, пропорциональный (/Когда напряжение на входе порогового блока 12 достигает значения напряжения его порога срабатывания, на входе одцопереходцого транзистора блока 12 формируется импульс, поступающий на 5-вход триггера блока 12, в результате чего ца его выходе вырабатывается напряжение (/;, открывающее ключ 13. При этом ключ 13 шунтирует конденсатор интегратора 11 и вход порогового элемента блока 12 до окончания текущего иггервала модуляции Т .С приходом с формирователя 6 следуюгцего импульса процесс повторяется. При этом на выходе старшего разряда счетчика 7 формируются импульсы глительгостью Т/2, поступающие на входы элементов И - ИЛИ - ЧЕ блока 8 и ца ег о выходы. На первом из голсоединенных к ключам 1 - 4 выходов блока 8 формируется напряжение (/, повторяющееся напряжение (, на выходе счетчика, а на втором выходе в . напряжение (/, инверсное (/. На выходах блока 8, упэавл 5 юцих ключами 3 и 4, формируются импульсы г/з = Ь (/ / (./(/ и Ь. = = (/2(/ / (/(/. Таким образом, нагрузка 5 (фиг. 2) в течение времени г оказывается подключенной через ключи силового каскада к источнику входного напряжения, а в течение времени (Тг ) - закороченной клкчами силового каскада. При постоянных (/(/, и при изменении яг время коэффициентов деления т делителя 0 и т делителя 9 путем подключения разггых резисторов второго плеча с помогцью дешифратора блока 8 так, чтобы их отношение т/т 2 изменялось по сицусоидальному закону, средггее за период модуляции значение импульсов выходного напряжения пропорционально среднему за это же время значению синусоидального аиряжения. Возможность одновременного изменения коэффициентов т и тгь а следовательно, длительностей Т и г позволяет получить за Т, минимальное значение импульсного напряжения за счет одновременного умецьценияи увеличения Т, а максимальное - за счет одновременного увеличения г и уменьшения Т, и сформировать большее количество импульсов, среднее за интервал модугяции Т значение которых пропорционально среднему за это время значению синусоидального напряжения, т. е. улучшить качество выходного напряжения при постоянном количестве импульсов в интервале и расширить лиагазон его регулирования. Интервалы времени, в течение которых на выходе формирователя 6 формируются короткие импульсы, используются для создания нулевой паузы при переключении ключевых элементов инвертора, что позволяет устранить сквозные токи и повысить КПД1228205 Форм ула изобретения ига витель Б. МИ. Берес631 Сост Техред Тираж И Государс делам изо Москва, Ж -П Патент, Редактор И. Рыбчен За каз 2008/54 оррсктор Л. Пилипен одписнос СССР ВНИИП по 113035,лиал Г 1 Пвенного комитета ретений и открыт 35, Раушская наб г. Ужгород, ул. П 4/5 оектная,преобразователя, не создавая дополнительных устройств для организации такой паузы.Применение устройства позволяет расширить диапазон регулирования выходного напряжения преобразователя, а также улучшить его спектральный состав, снизив уровень боковых гармоник в спектре. Устройство для управления транзистор О ным инвертором, содержащее источник управляющего напряжения, выход которого подключен к первому входу порогового блока, второй вход которого соединен с выходом интегратора с ключом сброса, вход интегратора соединен с выходом управляемого делителя входного напряжения, выход порогового блока соединен с входом ключа сброса интегратора и первыми входами логического блока, вторые, входы которого подключены к выходам счетчика, первые выходы логического блока соединены с управляющими входами управляемого делителя входного напряжения, вторые выходы предназначены для подключения к транзисторам инвертора, формирователь временных интервалов, выход которого соединен с вхо дом счетчика. отличающееся тем, что, с целью расширения диапазона регулирования, оно снабжено управляемым делителем управляющего напряжения, логический блок выполнен на дешифраторе и двух элементах И - ИЛИ - НЕ, а пороговый блок снабжен Ю-триггером, причем выход источника управляющего напряжения соединен с входом формирователя временных интервалов через управляемый делитель управляющего напряжения, управляющий вход которого соединен с первым входом логического блока, которым является выход дешифратора, входы которого подключены к выходам младших разрядов счетчика, вторыми выходами логического блока являются выходы элементов И - ИЛИ - НЕ, реализующие ункции ф.и,=д; ь=д;//з = Я / / Ос/; ь = Я О / О/где Я выход старшего разряда счетчика;с/ - выход порогового блока,входами порогового блока являются входыпорогового элемента, выход которого соединен с 5-входом Р 5-триггера, Й-вход которого подключен к выходу формирователя временных интервалов, а выходы являются выходами порогового блока.