Динамическое запоминающее устройство

,ЯО, 1188785 А АНИЕ ИЗОБРЕТ устройства, первый вход вадреса соединен с выходомра адреса, второй входНачальный адрес устройсдов блока управления подкблока памяти, отличающеесповышения быстродействв него введены группа ршифраторы, группы элементы ИЛИ, причем входыса группы соединены ска памяти, а выходыответствующих шифраторорых подключены к первымтов И групп, вторые входьнены с другими выходаминия, выходы элементов Ины к входам элементов ИЛрых соединены с третьимрегистра адреса. ОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСКОМ,Ф СВИДЕТЕЛЬСТВ(54) (57) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, блок управления, первый и второй входы которого являются входами Запроси Возврат устройства, третий и четвертый входы блока управления соединены с выходами первого и второго регистров адреса соответственно, вход первого регистра адреса является входом Номер уровня торого регистра первого регистявляется входом тва, один из выхолючен к входам я тем, что с целью ия устройства, егистров адреса, тов И и элеменрегистров адревыходами блос входами сов, выходы котовходам элеменкоторых соедиблока управлегрупп подключе- И, выходы кото- входом второго35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано ввычислительных машинах, интерпретирующих программу, записанную на языке высокого уровня, мини-машинах, не имеющихпрограммных средств динамического распределения памяти, а также для страничногообмена между оперативным и внешнимизапоминающими устройствами.Целью изобретения является повышениебыстродействия устройства.На чертеже приведена функциональнаясхема предложенного устройства.Устройство содержит блок 1 памяти, первый 2 и второй 3 регистры адреса, блок 4управления, входы Зпрос 5, Возврат 6,Номер уровня 7 и Начальный адрес 8,группу регистров 90 9 г 9 адреса, шифраторы 10 ь 10 г10, элементы И 11, элементы ИЛИ 12.Блок 4 управления включает в свой состав дешифратор 13 номер уровня, группуэлементов И 14, 14 г 14, дешифратор1,5 начального адреса, группы элементови 16, 16 г16, 1 бгь 16 гг 16 гй ", 16 ль16,г, элемент ИЛИ - НЕ 17, элемент И 18,Вся распределяемая память объемом 2 словразделяется на сегменты объемом 2 к , 22" слов. Все сегменты одного размера составляют уровень распределяемой памяти и представлены узлами регистров, состоящими изтриггеров 19 в 19 г 19 ь 19 гь 19 гг 19 и,19,ь 19 г Блок 4 содержит также группыэлементов И 20 г 20, 20 гг 20 и20,г, группы элементов ИЛИ 21 г, 21 гг,21 и21, 21, г, группы элементов ИЛИ 22 г,22 п 22 гг 22,к 22(п)г, 22 п) 4,группы формирователей 231, 23 г"., 23 ил,23 г 23 а 23 гх 23 к 1, 23 ча,элементы 24,25 задержки,Число уровней распределяемой памяти 1= 1,2п; число сегментов одинакового объема на одном уровне 1= 1,2 К,т.Устройство работает следующим образом.На блок 4 поступает сигнал Запрос по входу 5, а на первый регистр 2 - сигнал Номер уровня по входу 7, который соответствует объему запрашиваемой памяти. При поступлении каждого сигнала запроса регистры 9, 9 г 9 устанавливаются в нулевое состояние. По сигналам Запрос и Номер уровня блок 4 вырабатывает сигнал, который поступает на вход блока памяти, соответствующий запрашиваемому уровню. Происходит это следующим образом: код 1-го уровня с первого регистра 2 поступает на третий вход блока 4, а именно на вход дешифратора 13, с 1-го выхода которого единичный сигнал поступает на первый вход элемента И 14, На второй вход элемента И 14; поступает сигнал Запрос С выхода элемента 14; поступает сигнал Запрос, С выхода элемента 14; сигнал подается на вход блока памяти, соответствующий запрашиваемому уровню. 5 1 О 15 20 25 30 С получением запроса от блока 4 в блоке 1 памяти определяется первый по порядку на запрашиваемом уровне свободный сегмент и его номер заносится в регистр 9;, Происходит это следующим образом. Сигнал с выхода блока 4 управления поступает на одни из входов элементов И 20)г, 20)з 20 на другие входы которых через элемент 24 задержки поступают сигналы с единичных выходов триггеров 19;, 19;г 19;ь Если сегмент занят, то йа единичном выходе соответствующего ему триггера 19 единичный сигнал, а если свободен - нулевой. Таким образом, единичный сигнал появится на выходе тех элементов И 20, номера которых соответствуют номерам сегментов, которым предшествуют все уже занятые сегменты. С выходов соответствующих элементов И 20 единичные сигналы через соответствующие элементы ИЛИ 21 поступают на единичные входы соответствующих триггеров 19. Однако изменение состояния - переход из 0 в 1 - происходит лишь в том триггере, который соответствут свободному сегменту. На входе соответствующего данному триггеру формирователя 23 произойдет изменение потенциала с нулевого на единичный и на выходе формирователя сформируется импульс, который фиксируется в соответствующем разряде регистра 9;. Унитарный код с выхода регистра 9 поступает на вход шифратора 101, где преобразуется в двоичный, С выхода шифратора 101 код номера занимаемого сегмента памяти поступает на первые входы элементы И 111, на вторые входы которых поступает сигнал с выхода блока 4, а именно с 1-го выхода дешифратора 13. С выхода элементов И 11, через элементы ИЛИ 12 код номера занимаемого сегмента поступает на регистр 3. В разряды адреса, соответствующие номеру уровня, информация поступает с выхода регистра 2. Таким образом, в регистре 3 формируется адрес, соответствующий запрашиваемому объему памяти. Если все сегменты запрашиваемого уровня окажутся занятыми, то ни один из триггеров 19 не изменит своего состояния, ни на одном из выходов формирователей 23 не будет сформирован импульс и во всех регистрах 9 будет нулевая информация. Нулевая информация будет и в разрядах регистра 3, соответствующих номеру сегмента. Эта информация с выхода регистра 3 поступает на четвертый вход блока 4; на вход элемента ИЛИ - НЕ 17, С выхода элемента ИЛИ в17 сигнал единичного уровня поступит на один из входов элемента И 18, На другой вход элемента И 18 через элемент 25 задержки подается сигнал Запрос. Единичный уровень на выходе элемента И 18 соответствует сигналу Отказ.Сигналы с единичных выходов соседних в группе триггеров 19 объединяются1188785 ВНИИПИ Заказ 6748/53 Тирак 583 ПодпненоеФилиал ППП Патент, г. Ункгорол. ул. Проектная, 4 попарно на элементах ИЛИ 22, с выхода которых сигнал через соответствующий элемент ИЛИ 21 передается на единичный вход соответствующего триггера 19 группы, относящейся к уровню большим объемом сегментов. Таким образом, если хотя бы один из двух малых сегментов занят, то включающий их сегмент большего объема считается занятым и исключается из распределения путем установки в единичное состояние соответствующего триггера 19. При освобождении какого-либо объема памяти на регистр 2 поступает номер уровня 1, на регистр 3 - Начальный адрес по входу 8 в виде номера освобождаемого сегмента 1 и по входу 6 - сигнал Возврат. Сигнал Возврат поступает на второй вход блока 4, а именно: на входы всех элементов И 16, код номера уровня с выхода регистра 2 поступает на третий вход блока 4, а 5именно: на вход дешифратора 13. С 1-го выхода дешифратора 13 сигнал поступает на входы всех элементов И 16 1-й группы. Код номера сегмента с выхода регистра 3 подается на четвертый вход блока 4, а именно на вход дешифратора 15, с 1-го выхода 10 которого сигнал поступает на третий входэлемента И 16;,. С выхода элемента И 16 единичный сигнал поступает на нулевой вход триггера 19. Триггер из единичного переводится в нулевое состояние. Это означает, что данный сегмент свободен для последу ющего распределения.