Устройство для распределения заданий процессорам

Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть исполь.зовано в неоднородных многопроцессорных вычислительных системах дляраспределения нагрузки между процессорами.Известно устройство обмена, содержащее линейный блок, .блок управления обменом, счетчик номера абонента, дешифраторы, регистр готовности абонентов, схему сборки сигналов требований обмена 13,Недостатками известного устройства являются низкое быстродействие и сложность.Наиболее близким к предлагаемому по технической сущности является устройство для распределения заданий процессорам, содержащее блокуправления, к первому входу которогоподключен выход элемента ИЛИ, к вто"рым входам блока управления подключены выходы регистра готовностипроцессоров, а к третьим входамшины необходимого числа процессоров, первый и второй выходы блокауправления соединены с входами регистра сдвига третий выход блокауправления подключен к шине отказаот распределения заданий, выходырегистра сдвига подключены к входамэлемента ИЛИ и к первым входам каждой из и групп элементов И,к вторымвходам которых подключены. соответствующие выходы регистра готовно- З 5сти процессоров, к третьим входамэлементов И подключены шины номеразадания, выходы каждой группыэлементов И соединены с соответствующими входами группы элементов 40ИЛИ, выходы которых соединены с нулевыми входами регистра сдвига ирегистра готовности процессоров, квходам процессоров подключены выходы соответствующих групп элементов И, а выходы процессоров соеди- .нены с единичными входами регистраготовности процессоров 23.Цель изобретения - расширениеобласти применения устройства засчет возможности его использованияв неоднородных вычислительных системах.Поставленная цель достигаетсятем, что в многоканальное устройстводля распределения заданий процессорам, содержащее в каждом каналегруппы элементов И, группу элементовИЛИ, регистр готовности процессорови две группы блоков элементов И,введены в,каждом канале регистр кода 60группы процессоров и схема сравнения, причем кодовые входы устройства соединены с первыми входами элементов И группы в каждом канале,чторые входы которых соединены с . 65 выходом схемы сравнения своего канала, первая и вторая группы входов которой соединены соответственно с группой информационных входов устройства и группой выходов регистра готовности процессоров своего канала, выходы элементов И группы в каждом канале соединены с группой входов первого блока элементов И первой группы своего канала и группой входов первого блока элементов И второй группы своего канала, прямой и инверсный выходы разрядов регистра кода группы процессоров в каждом канале, кроме выходов последнего разряда этого регистра, соединены с управляющими входами одноименных блоков элементов и соответственно первой и второй групп, прямой выход последнего разряда регистра кода группы процессоров в каждом канале соединен с управляющим входом последнего блока элементов И второй группы своего канала, выходы каждого блока элементов И первой группы, кроме выходов последнего блока в каждом канале, соединены с группами входов следующих блоков элементов И первой и второй групп своих каналов, выходы последнего блока элементов И первой группы в каждом канале соединены с группой входов последнего блока элементов И второй группы своего канала, каждый сигнальный вход устройства соединен с входом сброса одноименного разряда регистра кода группы процессоров каждого канала, группа выходов каждого блока элементов И второй группы каждого канала является соответствующей группой выходов устройства и соединена с входами одноименного элемента ИЛИ группы своего канала, выход каждого элемента ИЛИ группы соединен с единичным входом одноименного разряда регистра кода группы процессоров своего канала.На чертеже представлена структурная схема предлагаемого устройства.Устройство содержит в каждом из каналов регистр 1 готовности процессоров, регистр 2 кода группы процессоров, схему 3 сравнения, группу из элементов И 4, группу элементов И 5, группу блоков элементов И б,группу элементов ИЛИ 7, сигнальные входы В устройства, выходы 9 устройства, кодовые входы 10 устройства, информационные входы 11 устройства.Устройство работает следующим образом. В исходном состоянии регистры 1 находятся в нулевом состоянии. Это означает, что все процессоры свободны и готовы к приему зада, ул.Проек ний. В регистры 2 заносят код своей. группы, Задания, которые подаются на вход устройства, содержат информационную и содержательную части, Информационная часть подается на входы 11. Количество типов зада ний соответствует количеству групп процессоров. Код, подаваемый на Йходы 11, должен соответствовать одному иэ кодов, записанных в регистрах 2, Содержательная часть за дания содержит информацию, достаточную для того, чтобы процессор мог выполнить данное задание.При поступлении задания на входы 10 и 11 устройства схема 3 сравнения 5 сравнивает код типа задания с кодом группы процессоров. При совпадении кодов на выходе схемы 3 сравнения появляется сигнал, который открывает элементы соответствующего канала, и содержательная часть задания через открытые элементы И 4 поступает в один соответствующий канал.Поступившее в канал задание через открытые элементы И 6 проходит на первые выходы 9 (в первый процессор), одновременно с выхода элемента ИЛИ 7 первый триггер регистра 1 устаФилиал ППП "Патентф, г. Уж навливается в единичное состояние.Первые элементы И б закрываются, аэлементы И 5 открываются, тем самымподготавливая Запись очередного задания во второй процессор по шинам9, Второе поступившее в канал задание поступает по выходу 9 во вто"рой процессор, второй триггер регистра 1 устанавливается в единичное состояние и подготавливает по-ступление очередного задания на следующие выходы 9 в очередной процессор,После выполнения задания в процессоре на соответствующий. вход 8от процессора поступает сигнал,который устанавливает соответствующий триггер регистра 1 в нулевоесостояние. Очередное задание, поступающее в канал, проходит в один иэсвободных процессоров по шинам 9,начиная с первой.,Таким образом, поступающее навход устройства задание проходитв соответствующий типу задания канал,а в канале в первый из свободныхпроцессоров.Применение изобретеиия позволяетрасширить область применения устройства.