Устройство для приема многопозиционных сложных сигналов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 3(51) Н 0427/28 ОСУДАРСТВЕННЫЙ НОМИТЕТПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТК.1 Е ИЗОБРЕТЕНИЯ ОПИС СВИДЕТЕЛЬСТВ ВТОРСК Бюл. Р бацов, и И,А.27 (088 кое св04 ,В.В.Бочко Хмелевски.8детельство ССС 27/28 к 1979 СТВО ДЛЯ ПРИЕ СЛОМ(НЫХ СИГНА 19, о т л и ччто, с цель ойчивости при ежиме, введен роговый блок, ты равнозначн(,54 (57ГОПОЗИЦИОавт. св.ц е е с яшения помв асинхрополнительсдвига и УСТРО ННЬ 1 Х: Р 853 те ехоус нном ные п элеме(61 853819 (21) 3484655/1 (22) 11.08.82 (46) 15.12.83, (72) В.В.Барла В.Е.Литвиненко (53) 621.394.6 (56 1. Авторс Р 853819, кл. (прототип) . также Формирователь тактовых импульсов, причем вход делителя соединен с одним входом порогового блока через Формирователь тактовых импульсов, другой выход которого соединен с одним входом дополнительного порогового блока, другие входы пороговых блоков объединены и являются входом устройства, выход дополнительного порогового блока соединен с первым входом дополнительного регистра сдвига, вторсй вход которого соединен с другим выходом Формирователя тактовых импульсов,а выходы - с первыми входами дополнительных элементов равнозначности, вторые входы которых соединены с выходами коммутато.Я ра, а выходы - с дополнительными входами сумматора.40 Для этого в устройство для приема многопозициоцных сложных сигналов, содержацее последовательно соединенные генератор тактовых импульсов и счетчик, выходы которого подключены к входам коммутатора,выходы которого подключены к первымвходам элементов равнозначности, 35вторые зходы и выходы которых соединены соответственно с выходами регистра сдвига и входами сумматора,а также блок памяти и пороговый блок,выход которого подключен к первому 60входу регистра сдвига, два инвертора, буферный регистр, делитель, регистр информации и компаратор, входыкоторого соединены с входами и выходами блока памяти и выходами пер Изобретение Относится к электросвязи,По Основному авт, сн. Р 853819,известно устройство для приема мноГОпОзиционных слОжных сигцалОВсОдержащее последовательно соединенныегенератор тактовых импульсов и счетчик, выходы которого подключены ковходам коммутатора, выходы которогоподключены к первдм входам элементовравнозначности, вторые нходы и выходы которых соединены соответственнос выходами регистра сдвига и входамисумматора, а также блок памяти и пороговый блок, выход которого подключен к первому входу регистра сдвига 15два ицнертора, буферный регистр,делитель, регистр информации и компаратор, входы которого соединены свходами и выходами блока памяти ивыходами первого ицнертора, к информационным входам которого подкЛюченывыходы сумматора, соответствующийвыход которого соединен с управляющими входами ицверторон и буферного регистра, выходы которого подключены к входам регистра информации,соответствующие входы которого соединены с дополнительным входом блокапамяти, вторым выходом генераторатактовых импульсов и выходом делителя, вход которого соединен с соответствующим выходом счетчика, входомпорогового блока и вторым входом регистра сдвига, при этом выходы счетчика подключены к информационнымвходам второго иннертора, выходы35которого соединены с входами буферного регистра, упранляюций вход которого соединен с выходом компаратора и управляющим входом блокапамяти 1 .Однако известное устройство имеет высокие энергетические потерипри работе в асинхронном режиме потактовой частоте.Цель изобретения - повышение помехоустойчивости при работе н асинхронном режиме. ного инвертора, к ицформационнйм входам которого подключены ныходы сумматора, соответствующий выход которого соединен с управляющими входами иннерторов и буферного регистра, выходы которого подключены к входам регистра информации, соответствующие входы которого соединены с дополнительным входом блока памяти, вторым выходом генератора тактовых импульсов и зыходом делителя, вход которого соединен с соответствующим выходом счетчика, входом порогового блока и вторым входом регистра сдвига, при этом выходы счетчика подключены к информационным входам второго инвертора, выходы которого соединены с входами буферного регистра, управляюций вход которого соединен с выходом компаратора и управляющим входом блока памяти, введены дополнительные пороговый. блок, регистр сдвига и элементы равнозначности а также формирователь тактовых импульсов, причем вход делителя соединен с одним входом порогового блока через Формирователь тактовых импульсов, другой выход которого соединен с одним входом дополнительного порогового блока, другие входы пороговых блоков объединены и являются входом устройства, выход дополнительного порогового блока соединен с первым входом дополнительного регистра сдвига, второй вход которого соединен с другим выходом формирователя тактовых импульсов, а выходы - с первыми входами дополнительных элементов равнозначности/ вторые входы которых соединены с вь;- ходами коммутатора, а выходы - с дополнительными входами сумматора.На чертеже изображена структурная электрическая схема предложенного устройства.Устройство содержит пороговые блоки 1 и 2, формирователь 3 тактовых импульсов, регистры 4 и 5 сдвига/ коммутатор б, элементы равнозначности 7 и 8, сумматор 9, счетчик 10, генератор 11 тактовых имйульсов,инвертор 12, блок 13 памяти, компаратор 14, буферный регистр 15, инвертор 16, регистр 17 информации делитель 18.Устройство работает следуюцим образом. Входной сигнал, несущий информацию, представляет собой многопозиционный биортогональцый код длиной 5 , который строят так, чтобы свести к минимуму ошибки в информационной последовательности. Например, для передачи информации пачками по пять информационных символов требуется 2 = 2 в = 32 сигнала, из которых 1 б.прямых и 161063 288 ВНИИПИ Заказ 10061/59 Тираж 677 Подписное Филиал ППП фПатентф, г.ужгород,ул.Проектная,4 противоположцых. При этом если комбинации 00000, 01110, 00111 передаются сигналами 51 , 5, 5, то комбинации им протйвоположцце - сигналами 51 553Прицимаемйй сигнал поступает на входы пороговых блоков 1,и 2, где происходит накопление энергии элемента сигнала за время, равное длительности элемента сигнала Т 9, и принятие решения о том, какой из элементов сигнала "1" или "0", был передан.При этом на вТорой вход порогового блока 1 подаются тактовые импульсы со сдвигом на 0,5 Т 9 отно сительно тактовых импульсов, поступающих на второй вход дополнительного порогового блока 2 с выходов формирователя 3 тактовых импульсов. Полученные импульсные последова О тельности с выходов пороговых блоков , записываются соответственно в регист; ры 4 и 5 сдвига.Для обеспечения такого режима работы на вход формирователя 3 такто вых импульсов поступают импульсы с удвоенной тактовой частотой, При этом ца каждый такт меняется состояние только одного регистра сдвига. Коммутатор 6 за период 0,5 Т 9 подает на входы элементов равнозйачцости 7 и 8 в опорных кодов. С выходов элементов равнозначности и дополнительных элементов равнозначности 8 сигнал ("1" при совпадении сигналов ца входах элементов равчозначцости и "0" при несовпадении) поступает на первый вход, сумматора 9. Таким обра-зом, для обеспечения заданного режима работы на вход счетчика 10 от генератора 11 тактовых импульсов пос тупает импульсная последовательность. с тактовой частотой равной 2 Г в, где Г, - тактовая частота следования элементов сложного сигнала.С этой же.тактовой частотой рабо тает и сумматор 9, преобразуя число совпадений между принятыми и опорными сигналами в параллельный двоичный код. При этом "1" на выходе старшего разряда сумматора 9,говорит о приеме прямого кода, а "0" - о приеме обратного. Для выбора максимального сигнала из ансамбля биортого- нальных кодов выходы младших разрядов двоичного кода числа совпадений сумматора 9 подключены к входам ин 55 вертора 12, в котором в случае приема обратного кода по сигналу "Оф с вйхода старшего разряда сумматора 9 подключенного к управляющему входу ицвертора 12, двоичный код числа совпадений инвертируется. С выхода ицвертора 12 двоичный код поступает ца параллельные входы блока 13 па мяти и компаратора 14. В начале цикла обработки ячейки блока 13 памяти находятся в нулевом состоянии, запись информации в него происходит по сигналу с выходов компаратора 14, который появляется только в случае, если поступающий код больше храняегося в блоке 13 памяти. Этот же сигнал с выхода компаратора 14 подается на вход разрешения записи буферного регистра 15 для записи информационного кода. Счетчиком 10 формируются разряды информационного кода, которые являются также управляющими сигналами коммутатора 6. В случае приема прямого синала соответствующий ему код инФормационных импульсов проходит инвертор 16 без изменений и записывается в буферный регистр 15 по сигналу с выхода компаратора 14. В последний разряд бу- ферного регистра 15 записывается "1" с выхода старшего разряда сумматора 9, При приеме обратного кода комбинация информационного кода с выхода счетчика 9 инвертируется инвертором 16 по сигналу старшего разряда сумматора, а в последний разряд буферного регистра 15 записывается "0" с выхода старшего разряда сумматора. После окончания 2 Ге й тактов в буферном регистре 15 записывается код посылки информационных импульсов, соответствующий максимуму взаимной корреляционной функции принятого сигнала и.одного иэ.опорных кодов. Эта комбинацил считывается в регистр 17 информации сигналом, поступающим с делителя 18, который также устанавливает в нулевое состояние блок 13 памяти. В течение следующего цикла работы устройства, который длится 2 Гвй периодов тактовой частоты, информация с выхода регистра 17 информации поступает к потребителю. Таким образом, достигается асинхронность данного устройства суммированием и дальнейшей Обработкой результатов сравнения кода коммутатора и кодов регистров сдвига с час . тотой, равной 2, и повышается юмехоустойчивость.