Цифровой фазовый компаратор

ОП ИСАНИЕИЗОБРЕТЕН ИЯ К АЛОРСКОМУ СВИДИВЙЬСУВУ Союз Советских Социалистических Республик) 5 О 4293,полнительное к авт. свид 2) Заявлено 17.0474,(21) 2017740/26-21 М, Кл.ИОЗВ 13 исоелинением заявкиГосударстаенна 5 й камите Совета Министров ССС па делам нэооретеннй и открытий(45) Дата опубликования описания К 621,37" е 7 (53 88.8 2) Авторы изобретения В, Быданоо и С. П, Корнеев) Заявитель Ц 1 фРОВОИ ФАЗОВЫ 5 КОМАРЛГО ходам тригге ая схема опис о компаратора фазовый компара ДЕЛЕНИЯ РазЮС.блока 3 у 1 эао 5 ЯЮЩИХ ИМПУЛЬ- э,дешифратора 6 ями 8 и 9 обоз 10 а, позицией 10 - 1 и 12 и 13 иды и выходы реных во в а в нтрол 20 ыходов ого вы окаая,отставан я) через Изобретение относится к импульсной технике.Известен цифровой фазовый компаратор, содержащий блок выделения разности фаз, на входы которого поданы сигналы входной и эталонной частоты, а выходы которого подключены к входам элемента "ИЛИ", и триггер. Известный цифровой фазовый компаратор имеет недостаточную точность определения направления изменении фаз.Целью изобретения является повышение точности определения направления изменения фаэ.В предлагаемом цифровом фазовом компараторе эта цель достигается за счет введения в него блока управления, генератора заполняющих импульсов, реверсивного счетчика и дешифраторануля, причем входы блока управления подключены к выходам элемента "ИЛИ" и генератор заполняющих импульсов, соответствующие выходы блока управления соединены со входами реверсивного счетчика и входом синхронизации триггера, а выходы реверсивного счетчика подключены к одним входам триггера непосредственно, а к другим вчерез дешифратор нуля,Электрическая структуваемого цифрового фазоооприведена на чертеже,Описываемый цифровойтор состоит из блока 1 вти фаз, элемента 2 "ИЛИления, генератора 4 заполсов, реверсивного счетчикнуля и триггера 7. Позиц,начены входы компараторего выход, а цоэициями 114 - соответственно вхо версивного счетчика.Работа устройства основана нии результатов двух разнесен ;мени измерений разности фаз,Эталонная частота подается на вход 9 поступает сигнал ко мой частоты.Импульсы, поступающие с в выделения разности фаэ (с одн импульсы появляютс 5 в случае с другого - в случае опереженртюхкович К тор В. Микита Тираж 1 029 ПИ Государственного комитетпо делам изобретен 13035, Москва, Ж, Рауш ПодписноеСовета Министрй и открытийкая набд, 4/5 Н Филиал ППП "Патентф, г. Ужгород, ул. Гагарина, 1 элемент "ИЛИф на вход блока управления, заполняются сигналом с частотой генератора заполняющих импульсов и подаются на реверсивный счетчик, причем первый (заполненный) импульс поступает на вход 11 (сложение"), а каждый И -ный (в данном случае второй) на вход 12 ("вычитание"). По окончании процесса вычитания с выхода блока управления на синхронизирующий вход триггера и на вход сбро- щ са реверсивного счетчика подается сигнал, устанавливающий триггер в положение, определяемое состоянием последнего разряда реверсивного счетчика, выходы которо. го соединены с входами данного триггера, 15 а реверсивный счетчик - в исходное нулевое состояние, подготавливая его тем самым к следующему измерению.В исходном состоянии счетчика на выходе 13 будет нулевой потенциал и на 20 выходе 14 соответственно - высокийО случае, когда количество поступивших импульсов на вход 11 фсложение" реверсивного счетчика будет больше числа импульсов, поступивших на вход 12 "вычитание", состояние выходов 13 и 14 не изменится, в обратном же случае при переходе нуля счетчик установится в единичное состояние и на выходах 13 и 114 к моменту считывания будут потенциалы обратные исходным, т.е. "1" и фО" соответственно, и триггер также изменит свое состояние на обратное, а именно на его выходе будет высокий потенциал.При равенстве числа импульсов, посЗб тупивших.на вход 11 "сложение" реверсивного счетчика, числу импульсов, поступивших на вход 12,"вычитание", счетчик установится в нулевое состояние и на выходе дешифратора нуля появится сигнал, поступивший на вторые входы "триггера,,1запрещающие его: переключение.Таким образом, на выходе цифрового фазового комларатора в случае увеличения.:разности фаз входных сигналов будет низкий потенциал ("О"), ьри уменьшении - высокий (" 1" ).При постоянстве разности фаз эавремя измерения выходной сигнал сохраняет свое предыдущее состояние. Формула изобретения Цифровой фазовый компаратор, содержащий блок выделения. разности фаэ, на входы которого поданы сигналы входной и эталонной частоты, а выходы которого подключены к входам элемента "ИЛИ", и триггер, о т л и ч а ю щ и й с я тем, что, с целью повышения точности определения направления изменения фаз, в него введены блок управления, генератор заполняющих импульсов, реверсивный счетчик и дешифратор нуля, причем входы блока управления подключены к выходам эле-. мента "ИЛИ" и генератора заполняющих импульсов, соответствующие выходы блока управления соединены со входами реверсивного счетчика и входом синхронизации триггера, а выходы реверсивного счетчика подключены к одним входам триггера непосредственно, а к другим входам триггера - через дешифратор нуля.