Устройство мажоритарного декодирования

207247 ОПИСАНИЕИЗОЬЕЕтЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союа СоветскивЗависимое от авт, свидетельстваЗаявлено 22,Х.1965 ( 1034258/26-9)с присоединением заявкиКл. 21 а 1, 7/О МПК Н 041УДК 621.394,142( иоритет Комитет по деламобретений и открытийри Совете МинистровСССР Опубликовано 22.Х 1.1967. БюллетеньДата опубликования описания 15,11.1968 Авторы зобретени Е, Частухин и Б. М. Любимцев Заявите ТРОЙСТВО МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯРИ ТРЕХКРАТНОМ ПОВТОРЕНИИ ДИСКРЕГНОЙИНФОРМАЦИИ довательного кв параллельнырегистра).Первоначально регистры 1 и 2 переводятсяв нулевое положение импульсом 5, При первом приеме с помощью импульса с линии записи 6 и схемы 3 информация записываетсятолько в регистр 1.При втором приеме с помощью импульсас линии записи 7 и схемы 4 в выходной регистр 2 записываются единицы только в теразряды, в которых ранее записанные в регистр 1 единицы совпадают с едпницами,поступившими на вход при 2-м приеме (темсамым прием этих единиц считается достоверным) . В остальных случаях в разрядерегистра 2 сохраняется ноль.Через некоторое время задержки т, отсчитываемое относительно начала 2-го приема(т больше длительности импульса с линиизаписи 7), в регистр 1 с помощью задержанного импульса с линии записи 7 и схемы 3записывается единица в случае, если в данном разряде регистра 7 сохранится ноль, ана входе будет единица (число на входныхшинах держится в течение времени )т).В случае совпадения состояний в разряде регистра 2 и на входе, состояние соответствующего разряда регистра 1 остается без изменений,устройства мажодля одного разр на чертеже, Это у х регистров 1 и 2 с и логического упра стройства информа лельного кода (в Блок-схемкодированияприведенастоит из двущими схемаНа вход ув виде парал ритарного деяда регистров 25стройство со- соответствуювления 3 и 4.ция поступаетслучае после При передаче цифровой информации в канале связи с помехами стоит задача при заданных параметрах канала увеличить достоверность приема информации. В частности, в ряде случаев требуется коррекция ошибки в каждом разряде передаваемой информации. Для выполнения этой задачи необходимо передавать избыточную информацию по объему, по крайней мере, равную удвоенному количеству разрядов передаваемого слова. По известной методике информация принимается на регистр с числом разрядов, равным утроенному числу разрядов в слове, причем эффект коррекции ошибок достигается с помощью мажоритарной логики.Однако объем аппаратуры в этом случае получается значительным.Предполагаемое изобретение обеспечивает коррекцию ошибки в каждом разряде передаваемого слова, требующего меньшего объема аппаратуры при более простом функциональном построении. ода информация преобразуется й код с помощью сдвигающего207247 Предмет изобретения Юыод а раэрядоЬ Уход /7 розрядо Составитель В. Максимов Редактор Е, Хаскелис Техред Л. Я. Бриккер Корректоры: Н. И. Быстрова и Т. Д. ЧунаеваЗаказ 26/16 Тираж 530 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Центр, пр. Серова, д. 4 Типография, р. Сапунова, 2 Таким образом, в регистре 1 оказываются зафиксированными (в виде единиц в соответствующих разрядах) номера разрядов, в которых не произошло совпадение при первом и втором приемах.При третьем приеме с помощью импульса с линии записи 8 и схемы 4 в разряд выходного регистра 2 записывается единица только при совпадении единицы в регистре 1 с единицей на входе. В остальных случаях состояние регистра 2 остается без изменений. 1. Устройство мажоритарного декодирования при трехкратном повторении дискретной информации, содержащее регистры сдвига и управляющие элементы, например, схемы И и ИЛИ, отличающееся тем, что, с целью упрощения аппаратуры путем исключения одного из регистров, первый регистр сдвига поразрядно подключен ко второму регистру сдвига через схемы логического управления, каждая из которых содержит две параллельно подключенные схемы И, последовательно соединенные со схемой ИЛИ.2, Устройство по п. 1, отличающееся тем,что в схемах логического управления для каждого и-ого разряда первого и второго регистров сдвига линии первого, второго и третьего запусков подключены соответственно и первым входам схем И, причем линия второго запуска подключена ко второй схеме И для л,-ого разряда первого регистра через элемент задержки, при этом линия входа информации для и-ого разряда регистров соединена со вторыми входами схем И, а третьи входы схем И соединены с выходами а-ого разряда соответственно для первого и 20 второго регистров сдвига.