Устройство для моделирования вентильного преобразователя

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ союз СоветскихСоциалистическихРеспублик пц 968829(22) Заявлено 060181 (21) 3272852/18-24 Р 1)М.К .з с присоединением заявки Йо(23) Приоритет С 06 6 7/62 Государственный комитет СССР по делам изобретений и открытийг Ю.П, Воронов, Б.П. Гургуца, Я,Е. Марченко, В, . Сидоров,и А.И. Чабанов .;11 ЫС Ф 3 уФ 9октета. Новосибирский государственный унинерситет им.еМнтттп.(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ВЕНТИЛЬНОГО ПРЕОБРАЗОВАТЕЛЯИзобретение относится к вычисли- тельной, преобразовательной и испытательной технике и может быть ис-. пользовано при исследовании, проектировании и наладке управляемых вентильных преобразователей, в частности, для замены натурного эксперимента моделирования при проектировании однофазного мостового тиристорного преобразователя. Известно устройство для моделирования тиристорного преобразователя, содержащее модель тиристорного преобразователя, состоящую иэ входного операционного усилителя, первого иивертора с ограничителем в цепи обратной связи, .интегратора, функционального преобразователя, источника смещающего напряжения, Модель тиристорного преобразователя представляет собой следящую релейную систему, генерирующую пилообразное напряжение и преобразующую его с помощью функционального преобразователя в отрезки синусоиды. Кроме этого, устройство содержит формирователь выходного напряжения, вклю. чающий первый дополнительный инвертор, сувелатор, выходной операционный усилитель, вторбй дополнительный инвертор с ограничителем в.цепиобратной связи, источник смещающего напряжения, датчик тока нагрузки,5При этом выход функционального преобразователя через разделительныеэлементы (диоды) подключен, соответственно, к входу первого дополнительного инвертора и первомувходу сумматора, второй и третийвходы которого подключены к источнику смещающего напряжения и черезвторой дополнительный инвертор - кдатчику тока нагрузки, выходы первого дополнительного иннертора и5 сумматора соединены с входом выходного операционного усилителя,Это устройство моделирует напряжение на выходе тнристорного преобразователя в режимах прерывистогои непрерывного тока, не моделируяпри этом сам ток (1). Однако данное устройство недос"таточно точно отражает токи и напряжения моделируемых преобразователей, а также режимы их работы.Кроме того, отрезки синусоидыуимитирующие напряжения фаз, формируют с помощью функциональных преобразователей, которые не относятся 3 Ок точным решающим блокам АВТ.формула изобретения 1, Устройство для моделированиявентильного преобразователя, содержащее источник фазного напряжения,выходы которого соединены соответственно с первыми группами входовблока формирования сигналов упраэления и блока формирования входнойЭДС, блок Формирования напряжениянагрузки, нуль-орган и компаратор,выход которого подключен к первомувходу блока управления, второй входкоторого соединен с выходом блокаформирования сигналов управления,о т л и ч а ю щ е е с я тем, что,с целью повышения точности и быстродействия, в .устройство введены блокмоделирования контуров тока и блокзадания режима, первая группа выходов которого подключена к второйгруппе входов блока формированиясигналов управления, первая и втораягруппы выходов которого соединенысоответственно с входами блока задания режима и с первой группой входовблоков управления, вторая группавходов которого подключена к второйгруппе выходов блока задания режима,первый и второй выходы которого соединены соответственно с первымивходами блока моделирования контуров тока и нуль-органа, выход которого подключен к третьему входу блока управления, первая группа выходов которого соединена с второйгруппой входов блока формированиявходной ЭДС, выход которого подключен к первому входу блока формирования напряжения нагрузки и второмувходу блока моделирования контуровтока, третий вход которого соединенс первым выходом источника фазногонапряжения, первый выход блока моделирования контуров тока подключенк первому входу компаратора, второйвыход блока моделирования контуровтока соединен с вторыми входами компаратора и нуль-органа, выход блокауправления подключен к второму входублока формирования напряжения нагрузки и к четвертому входу блока моделирования контуров тока, группауправляющих входов которого соединена соответственно с второй и третьейгруппой выходов блока управления,четвертый вход которого подключенк второму выходу источника фазногонапряжения,2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок моделирования контуров тока содержит сумматсры, ключи, элементы НЕ, интеграторы и сумматор-интегратор, первый вход которого является. третьим входом блока, выход сумматора- интегратора соединен с его вторым входом и через цепочку из последов (- тельно соединенных первого ключа ипервого элемента НЕ подключен к первому входу первого сумматора, выходкоторого является первым выходом блока, вторым входом которого является первый вход второго сумматора,выход которого соединен с первым,входом первого интегратора, выходкоторого подключен к первому входувторого интегратора и к входам второго ключа и второго элемента НЕ,Выход которого соединен с вторьмвходэм второго сумматора и с входомтретьего ключа, выходы второго и 15 третьего ключей подключены соответственно к входам третьего сумматора,выход которого соединен с третьимвходом сумматора-интегратора, выходкоторого через четвертый ключ подключен к второму входу первого сумматора, выход четвертого сумматорасоединен с вторым входом второгоинтегратора, выход которого черезцепочку последовательно соединенных 25 третьего элемента НЕ и пятого ключаподключен к второму входу первогоинтегратора, вход четвертого элемента НЕ является первым входом блока, а врход четвертого элемента НЕ З 0 непосредственно соединен с третьимвходом второго сумматора и черезпятый элемент НЕ подключен к первомувходу четвертого сумматора, вход которого соединен с выходом третьегоэлемента НЕ, являющимся вторым выходом блока, группой управляющихвходов которого являются управляющие входы ключей и интеграторов. 3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блокформирования сигналов управлениясодержит сумматоры,компараторы, элементы 2 И, ИЛИ и 2-2 И-ИЛИ, элементыдифференцирования и интегратор, выход которого соединен с первыми входами первого и второго компараторови первого сумматора, выход которогоподключен к первым входам третьегои четвертого компараторов, выход 50второго сумматора соединен с входомпятого компаратора, выход которогоявляется выходом блока, первой группой входов которого являются соответственно входы второго сумматора,шестого и седьмого компараторов иинтегратора, второй группой входовблока являются вторые входы первого,второго, третьего и четвертого компараторов, выходы шестого и седьмогокомпараторов соединены соответствен но с первьми входами элементов 2 И ис первым и вторым входами элемента 2-2 И-ИЛИ, третий и четвертыйвходы которого подключены соответственно к выходам первого и чет вертого компараторов, а выход элемента 2-2 И-ИЛИ связан с входомпервого элемента дифференцирования,выходы второго и третьегокомпараторов соединены соответственно свторыми входами элементов 2 И, выходы которых подключены к входамэлемента ИЛИ, выход которого соединен, с входом второго элементадифференцирования, выходы элементовдиФференцирования и элементов 2 Иявляются соответственно первой ивторой группами выходов блока.4. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит триггеры, элементы2 И, 2 И-НЕ, 2 ИЛИ, 2-2 И-ИЛИ, 2-ЗИ-ИЛИ, 15З-ЗИ-ИЛИ, НЕ, 2-2-2 И-ИЛИ,2-3-3 И-ИЛИи 4 ИЛИ, элемент дифференцирования,элемент задержки и компаратор, входкоторого является четвертым входомблока, выход компаратора подключен 20к первым входам первых элементов2 И-НЕ и 2 ИЛИ ., первый вход второгоэлемента 2 ИЛИ соединен с входомпервого элемента НЕ и первым и вторым входами первого элемента 2-ЗИ-ИЛИ 25и является соответствующим входомпервой группы входов блока, выходвторого элемента:2 ИЛИ соединен спервыми входами первого элемента2 И и элемента 2-2-2 И-ИЛИ, выход ко- З 0торого подключен к входу второгоэлемента НЕ, первый вход первогоэлемента 2-2 И-ИЛИ соединен с первымвходом второго элемента 2-3 И-ИЛИ,с третьим входом первого элемента2-ЗИ-ИЛИ и является вторым входомблока, выход первого элемента2-2 И-ИЛИ соединен с первым входомпервого триггера, первый выход которого подключен к вторым входам первых Элементов 2 И и 2 И-НЕ и к первому 40и второму входам элемента 2-3-3 И-ИЛИ,выход которого соединен с вторым итретьим входом первого элемента2-2-2 И-ИЛИ, второй выход первоготриггера подключен к второму входу 45первого элемента 2 ИЛИ, к первомувходу элемента 4 ИЛИ, к четвертомувходу первого элемента 2-2-2 И-ИЛИ.и к первым входам первого и второгоэлементов З-ЗИ-ИЛИ, выход последнего 50из которых соединен с первым входомвторого триггера, первый выходкоторого подключен к первым входамвторюс элементов 2 И, 2 И-НЕ и 2-2 И-ИЛИи к второму и третьему входам второго элемента З-ЗИ-ИЛИ, второй выход второго триггера соединен стретьим входом элемента 2-3-ЗИ-ИЛИи с вторым входом элемента 4 ИЛИ,выход которого подключен к второмувходу второго элемента 2-3 И-ИЛИ, кчетвертому входу первого элемента2-3 И-ИЛИ, к первому входу третьегоэлемента 3-ЗИ-ИЛИ и через третийэлемент НЕ - к второму и третьему входам первого элемента 2-2 И-ИЛИ, первый и второй входы третьего элемента 2-2 И-ИЛИ объединены и являются первым входом блока, третьим входом которого является одноименный вход третьего элемента 2-2 И-ИЛИ, выход которого через элемент дифференцирования подключен к третьему входу вто" рого элемента 2-3 И-ИЛИ, четвертому и пятому входам второго элемента З-ЗИ-ИЛИ, пятому входу первого элемента 2-3 И-ИЛИ,к третьему входу первого элемента З-ЗИ-ИЛИ, к второму входу третьего элемента З-ЗИ-ИЛИ, к первому входу третьего элемента 2 И и через элемент задержки - к второму входу первого триггера, выход второго элемента 2-ЗИ-ИЛИ соединен с вторьм входом второго триггера, выход четвертого элемента НЕ подключен к шестому входу второго элемента 3-3 И-ИЛИ, выход первого элемента НЕ соединен с четвертым входом первого элемента 3-ЗИ-ИЛИ; вьмод которого подключен к первому входу третьего триггера, первый выход которого соединен с первыми входами четвертого элемента 2 И и третьего элемента 2 И-НЕ, с вторым входом второго элемента 2-2 И-ИЛИ, с пятым и шестью входами первого элемента З-ЗИ-ИЛИ, второй вход третьего триггера подключен к выходу первого элемента 2-3 И-ИЛИ, второй выход третьего триггера соединен с четвертым входом элемента 2-3-ЗИ-ИЛИ и с третьим входом элемента 4 ИЛИ, четвертый вход которого соединен с пятым входом элемента 2-3-ЗИ-ИЛИ и подключен к первому выходу четвертого триггера, первый вход которог 6 соединен с выходом третьего элемента 2 И, а второй выход второго триггера подключен к пятому н шестому входам первого элемента 2-2-2 И-ИЛИ и к второму входу третьего элемента 2 И, второй вход второго элемента 2 ИЛИ соединен с шестьм и седьмым входами элементов 2-3-3 И-ИЛИ, с четвертым и пятым входами второго элемента НЕ и являются первой группой входов" блока, второй группой входов которого являются четвертый вход первого элемента 2-2 И-ИЛИ и третий и четвертый входы третьего элемента З-ЗИ-ИЛИ, выход которого соединен с вторьи входом четвертого триггера, выход первого элемента 2 И подключен к восьмому входу элемента 2-3-3 И-ИЛИ, к вторым входам второго и четвертого элементов 2 И, второго и третьего элементов 2 И-НЕ, к второму и третьему входам второго элемента 2-2 И-ИЛИ, к пятому и шестому входам третьего элемента З-ЗИ-ИЛИ, выходы второго и четвертого элементов 2 и являются первой группой выходов блока, второй ггруппой выходов которого являютсявыходы элементов 2-3-3 И-ИЛИ,2-2-2 ИИЛИ и 2-2 И-ИЛИ, выходы первых элементов 2 И-НЕ 2 ИЛИ, второго элементаНЕ и второго и третьего элементов2 И-НЕ являются третьей группой выходов блока. Источники информации,принятые во внимание при экспертиэе 1, Авторское свидетельство СССР Р 644242, кл. С 06 6 7/62, 1977,2. Авторское свидетельство СССР 5 Р 526922, кл, С 06 6 7/62, 1974Iедактор А. Шандор Техред Т.Маточка Корректор Л. Бокшан Заказ 8177/78 Тираж 731 Подписно ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж, Рауюская наб д, 4/5 иал ППП фПатент, г. Ужгород, ул. Проектная, 4Наиболее близким по технической сущности к предлагаемому техническому решению является устройство для моделирования вентильного преобразователя, содержащее блок формирования входной ЭДС, блок форми рования коммутационной ЭДС, блок формирования импульсов управления, компаратор, нуль-орган, сумматор, интегратор, инвертор, сумматор-интегратор, блок формирования напря жения нагрузки, блоки переключателей, . источник трехфазного напряжения, вы. ходы которого подключены к соот, ветствующим входам блока формирования импульсов управления и первым трем входам блока формирования входной ЭДС и блока формирования коммУ- тационной ЭДС, блок управления режимом работы интеграторов и переключателей, первый вход которого под ключен к выходу блока формирования, импульсов управления и к четвертым входам блока формирования входиой ЭДС и блока формирования коммутационной ЭДС, второй вход подключен к выходу Компаратора, первый выход соединен с первыми управляющими входами блоков переклЮчателей, второй выход соединен с вторыми управляю щими входами блоков переключателей и входом управления режимом работы З 0 сумматора-интегратора, третий выход подключен к входу управления режимом работы интегратора, выход которого подключен к входу блока формирования напряжения нагрузки и через инвертор М подключен к входу нуль-органа, выход которого подключен к третьему входу блока управления режимом рабо- . ты интеграторов и переключателей, выход инвертора через первый блок40 переключателей подключен к первому входу сумматора, второй вход которого через второй блок переключателей подключен к выходу блока формирова. ния входной ЭДС, третий вход сумма 45 тора подключен к выходу блока формирования напряжения нагрузки, выход инвертора подключен к первому входу компаратора, второй вход которого подключен к выходу сумматора-интегратора, выход которого соединен с его первым входом, второй вход сумматора-интегратора подключен к выхо;, ду сумматора и через третий блок переключателей соединен с входом интегратора, третий вход сумматора- интегратора подключен к выходу инвертора, а четвертый его вход соединен с выходом блока формирования коммутационной ЭДС.В известном устройстве моделируют 60 напряжение входной ЭДС выходной ток и напряжение на нагрузке преобразователя. Отсутствуют решающие блоки для моделирования тока, потребляемого преобразователем 2. 65 Однако в известном устройственевозможно определять энергетическиехарактеристики преобразователя, чтосужает область его применения,Кроме того, в известном устройстве не предусмотрено такое изменение структуры модели, при котороммоделируется одновременное. открытиепар тиристоРов, включенных параллельно индуктивности питающей сетиили нагрузке в мостовом однофазномпреобразователе. Это не позволяет,моделировать режим работы однофазного мостового преобразователя припоочередном управлении тиристорами,что также сужает область его применения,Недостатком известного устройства является также то, что переходот одной структуры модехи к другойосуществляется путем одновременнойподачи сигналов управления на включаемый и выключаемый интеграторы,что недостаточно точно отражает логику функционирования преобразователя и при работе устройства в реальном масштабе времени приводит к егонеустойчивости.Кроме того, точность устройствапонижается за счет того, что моментнаступления режима прерывистого тока нагрузки определяется в аналоговой части прототипа моментом сравнения аналоговых величин на компараторе, который имеет больший разброс момента срабатывания, чем логические элементы.Цель изобретения - повышение точности и быстродействия устройства.Поставленная цель достигаетсятем,что в устройство для моделирования вентильного преобразователя,содержащее источник фазового напряжения, выходы которого соединенысоответственно с первыми группамивходов блока формирования сигналовуправления и блока формированиявходной ЭДС, блок формирования напряжения нагрузки, нуль-орган и компаратор, выход которого подключенк первому входу блока управления,второй вход которого соединен свыходом блока формирования сигналовуправления, введены блок моделирования контуров тока и блок заданиярежима, первая группа выходов которого подключена к второй группевходов блока формирования сигналовуправления, первая и вторая группавыходов которого соединены соответственно с входами блока заданиярежима и с первой группой входовблока управления, вторая группавходов которого подключена к второйгруппе выходов блока задания режима,первый и второй выходы которогосоединены соответственно с первьмивходами блока моделирования контуров тока и нуль-органа, выход которого подключен к третьему входу блока управления, первая группа выходов которого соединена с второй группой входов блока формирования входной ЭДС, выход которого подключен к первому входу блока Формирования напряжения нагрузки и второму входу блока моделирования контуров тока, третий вход которого соединен с первым выходом источника фазного напряжения, первый выход блока моделирования контуров тока подключен к первому входу компаратора, .второй выходблока моделирования контуров тока соединен с вторыми входами компаратора и нуль-органа, выход, блока управления подключен к второму входублока Формирования напряжения нагруз.ки и к четвертому входу блока моделирования контуров тока, группа управляющих входов которого соединена соответственно с второй. и.третьей группой выходов блока управ ления, четвертый вход которого подключен к второму выходу источника фазного напряжения. Блок моделирования контуров тока содержит сумматоры, ключи, элементы НЕ, интеграторы и сумматор" интегратор, первый вход которого является третьим входом блока, выход сумматора-интегратора соединен с его вторым входом и через цепочку из последовательно соединенных первого ключа и первого элемента НЕ подключен к первому входу первого сумматора, выход которого является первым выходом блока, вторьм входом которого является первый вход второго сумматора, выход которого соединен с первым входом первого интегратора, выход которого подключен к первому входу второго интегратора и к входам второго ключа и второго элемента НЕ, выход которого соединен с вторым входом второго сумматора и с входом третьего ключа, выходы второго и третьего ключей подключены соответственно к входам третьего сумматора, выход которого соединен с третьим входою сумматора-интегратора, выход которого через четвертый ключ подключен к второму входу первого сумматора, выход четвертого сумматора соединен с вторьм входом второго интегратора, выход которого через цепочку последовательно соединенных третьего элемента НЕ .и пятого ключа подключен к второму входу первого интегратора, вход четвертого элемента НЕ является первым входом блока, а выход четвертого элемента НЕ непосредственно соединен с третьим входом второго сумматора и через ,пятый элемент НЕ подключен к первому входу четвертого сумматора, вход которого соединен с выходом третьегоэлемента НЕ, являющимся вторым выходом блока, группой управляющихвходов которого являются соответственно управляющие входы интеграторови ключей.При этом блок формирования сигналов управления содержит сумматоры,. компараторы,:элементы 2 И, ИЛИ и 10 2-2 И-ИЛИ, элементы дифференцированияи интегратор, выход которого соединен с первыми входами первого и второго компараторов и первого сумматора, выход котОрого подключен к 15 первымвходам третьего и четвертогокомпараторов, выход второго сумматора соединен с входом пятого компаратора, выход которого являетсявыходом блока, первой: группой входовкоторого являются соответственновходы втоРого сумматора, шестого иседьмого компараторов и интегратора,второй группой входов блока являются вторые входы первого, второго, 25 третьего и четвертого компараторов,выходы шестого и седьмого компараторов соединены соответственно спервыми входами элементов 2 И и спервым и вторым входами элемента2-2 И-ИЛИ, третий и четвертый входыкоторого подключены соответственнок выходам первого и четвертого компараторов, а выход элемента 2-2 И-ИЛИсвязан с входом первого элементадиФференцирования, выходы второго З 5 и третьего компараторов соединенысоответственно с вторыми входамиэлементов 2 И, выходы которых подключены к входам элемента ИЛИ, выходкоторого соединен с входом второго 40 элемента дифференцирования, выходыэлементов дифференцирования и элементов 2 И являются соответственнопервой и второй группами выходовблока.45Блок управления содержит триггеры, элементы 2 И, 2 И-НЕ, 2 ИЛИ,2-2 И-ИЛИ, 2-3 И-ИЛИ, З-ЗИ-ИЛИ, НЕ,2-2-2 И-ИЛИ, 2-3-ЗИ-ИЛИ и 4 ЯЛИ,зле мент дифференцирования, элемент задержки и компаратор, вход которогоявляется четвертьм входом блока, выход компаратора подключен к первьмвходам первых элементов 2 И-НЕ и2 ИЛИ, первый вход второго элемента2 ИЛИ соединен с входом первого элемента НЕ, первым и вторым входамипервого элемента 2-ЗИ-ИЛИ и являетсясоответствующим входом первой группывходов блока, выход второго элемен та 2 ИЛИ соединен с первыми входамипервого элемента 2 И и элемента2-2-2 И-ИЛИ, выход которого подключенк входу второго элемента НЕ, первыйвход первого элемента 2-2 И-ИЛИ сое динен с первьм входом второго зле45 мента 2-3 И-ИЛИ, с третьим входом первого элемента 2-ЗИ-ИЛИ и является вторьи входом блока выход первого элемента 2-2 И"ИЛИ соединен с первым входом первого триггера, первый выход которого подключен к вторым входам первых элементов 2 И и 2 И-НЕ и к первому и второму входам элемента 2-3-3 И-ИЛИ, выход которого соеди. нен с вторым и третьим входом перного элемента 2-2-2 И-ИЛИ, второй 10 выход первого триггера подключен к второму входу первого элемента 2 ИЛИ, .к первому входу элемента 4 ИЛИ, к четвертому входу первого элемента 2-2-2 И-ИЛИ и к первым входам первого 15 и второго элементов З-ЗИ-ИЛИ, выход последнего из которых соединен с первым входом второго триггера, первый выход которого подключен к первьм входам вторых элементов 2 И, 2 И-НЕ и 2-2 И-ИЛИ и к второму и третьему, входам второго элемента З-ЗИ-ИЛИ, второй выход второго триггера соединен с третьим входом элемента 2-3-ЗИ-ИЛИ и с вторым входом элемента 4 ИЛИ, выход которого подключен к второму входу второго элемента 2-3 К-ИЛИ, к четвертому входу первого элемента 2-3 И-ИЛИ, к первому входу третьего элемента З-ЗИ-ИЛИ, и через третий элемент НЕ - к второму и третьему входам первого элемента 2-2 И-ИЛИ, первый и второй входы третьего .элемента 2-2 И-ИЛИ объединены и являются первым входом блока, третьим входом которого является 35 одноименный вход третьего элемента 2-2 И-ИЛИ, выход которого через элемент дифференцирования подключен к третьему входу второго элемента .2-3 И-ИЛИ, четвертому и пятому вхо дам второго элемента З-ЗИ-ИЛИ, пятому входу первого элемента 2-ЗИ-ИЛИ третьему входу первого элемента З-ЗИ-ИЛИ, к второму входу третьего элемента З-ЗИ-ИЛИ, к первому входу третьего элемента 2 И и ,через элемент задержки - к второму входу первого триггера, выход второго элемента 2-ЗИ-ИЛИсоединен с вторым входом второго триггера, выход четвертого элемента НЕ подключен к шестому входу второго элемента З-ЗИ-ИЛИ, выход первоур элемента НЕ соединен с четвертым входом первого элемента З-ЗИ-ИЛИ, выход которого подключен к первому 55 входу третьего триггера, первый выход которого соединен с первыми входами четвертого элемента 2 И и третье. го элемента 2 И-НЕ, с вторым входом второго элемента 2-2 И-ИЛИ, с пя. 60 тык и шестым входами первого элемента З-ЗИ-ИЛИ, второй вход третьего триггера подключен к выходу первого элемента 2-3 И-ИЛИ, второй выход третьего триггера сое динен с четвертым входом элемента 2-3-ЗИ-ИЛИ и с третьим входом элемента 4 ИЛИ, четвертый вход которого соединен с пятым входом элемента 2-3-ЗИ-ИЛИ и подключен к первому выходу четвертого триггера, первый вход которого соединен с выходом третьего элемента 2 И, а второй вы" ход второго триггера подключен к пятому и шестому входам первого элемента 2-2-2 И-ИЛИ и к второму входу третьего элемента 2 И, второй вход второго элемента 2 ИЛИ соединен с шестым и седьмым входами элементов 2-3-3 И-ИЛИ, с четвертым и пятым входами второго элемента НЕ и является первой группой входов блока, второй группой входов которого являются четвертый вход первого элемента 2-2 И-ИЛИ и третий и четвертый входы третьего элемента З-ЗИ-ИЛИ, выход которого соединен с вторым входом четвертого триггера, выход первого элемента 2 И подключен к восьмому входу элемента 2-3-3 И-ЯЛЯ, к вторым входам второго и четвертого элементов 2 И, второго и третьего элементов 2 И-НЕ, к второму и третьему входам второго элемента 2-2 И-ИЛИ, к пятому и шестому входам третьего элемента З-ЗИ-ИЛИ, выходы второго и четвертого элементов 2 И являются первой ,группой выходов блока, второй группой выходов которого являются выходы элементов 2-3-3 И-ИЛИ, 2-2-2 И-ИЛИ и второго элемента 2-2 И-ИЛИ, выходы первых элементов 2 И-НЕ, 2 ИЛИ, второго элемента НЕ и второго и третьего элементов 2 И-НЕ являются третьей группой выходов блокаНа фиг.1 приведена функциональная схема устройства; на фиг.2 - то же, блока моделирования контуров тока 1 на фиг.З - то же, блока формирования сигналов управления; на фиг.4 то жеблока управления; на фиг.5 то же, блока задания режима.Устройство (фиг,1) содержит источник 1 фазного напряжения, блок 2 формирования входной ЭДС, блок 3 моделировайия контуров тока, блок 4 формирования напряжения нагрузки, компаратор 5, нуль-орган б, блок 7 формирования сигналов управления, блок 8 управления, блок 9 задания режима.При этом выходы источника 1 фазного напряжения соединены соответственно с первой группой входов блока 7 формирования сигналов управления и блока 2 формирования входной ЭДС. Второй вход блока 8 управления соединен с выходом блока 7 формирования сигналов управления, Первая группа выходов, блока 9 задания режима подключена к второй группе входов блока 7 формирования сигналов управления, первая и вторая группы выходов кото"Блок 3 моделирования контуров тока (фиг.2) содержит интеграторы 10 и 11, сумматор-интегратор 12, сумматоры 13 - 16, ключи 17 - 21, а также инверторы 22 - 26. При этом первый вход сумматора-интегратора 12 является третьим входом блока 3, выход сумматора-интегратора 12 соединен с его вторым входом и через цепочку из последовательно-соединенных первого ключа 17 и первого инвертора 22 подключен к первому входу первого сумматора 13, выход которого является первым выходом блока 3. Вторым входом блока 3 яв 65 55 60 рого соединены соответственно с входами блока 9 задания режима и с первой группой входов блока 8 управления, вторая группа входов которого подключена к второй группе выходов блока 9 задания режима, первый и 5 второй выходы которого соединены соответственно с первыми входами блока 3 моделирования контуров тока и нуль-органа б. Выход нуль-органа 6 подключен к третьему входу блока 1 О 8 управления, первая группа выходов которого соединена с второй группой входов блока 2 формирования входной ЭДС, выход которого подключен к первому входу блока 4 формирования 5 напряжения нагрузки и второму входу блока 3 моделирования контуров тока, третий вход которого соединен с первым выходом источника 1 фазного напряжения.20Первый выход блока 3 моделирования контуров тока подключен к первому входу компаратора 5. Второй выход блока 3 моделирования контуров тока сОединен с вторыми входами компара тора 5 и нуль-органа б. Выход блока 8 управления подключен к второму входу блока 4 формирования напряжения нагрузки и к четвертому входу блока 3 моделирования контуров тока, первая и вторая группы управляющих входов которого соединены соответственно с второй и третьей группами выходов блока 8 управления, четвертый вход которого подключен к второму выходу источника 1 фазного напряже ния.Источник 1 фазного напряжения генерирует синусоидальное напряжение, частота и амплитуда которого может изменяться вручную, и предназ начен для моделирования напряжения фазы питания преобразователя.Блок 2 формирования входной ЭДС содержит сумматор и управляемыеключи. На первый и второй входы сум матора через ключи подают сигналы соответственно с прямого и инверсного выходов источника 1, Коэффициенты передачи сумматора по обоим входам равны единице.50 ляется первый вход второго сумматора 16, выход которого соединен спервым входом первого интегратора10, выход которого подключен к первому входу второго интегратора 11и к входам второго ключа 20 и второго инвертора 26, выход которогосоединен с вторым входом второгосумматора 16 и с входом третьегоключа 19.Выходы второго и третьего ключей(20, 19) подключены соответственнок входам третьего сумматора 15,выход которого соединен с третьимвходом сумматора-интегратора 12, выход которого через четвертый ключ18 подключен к второму входу первогосумматора 13, Выход четвертогосумматора 14 соединен с вторым входом второго интегратора 11, выходкоторого через цепочку последовательно соединенных третьего инвертора 25 и пятого ключа 21 подключенк второму входу первого интегратора10.Вход четвертого элемента инвертора 23 является первым входом блока 3, а выход четвертого инвертора23 непосредственно соединен стретьим входом второго сумматора 16и через пятый .инвертор 24 подключенк первому входу четвертого сумматора 14, вход которого соединен свыходом третьего инвертора 25, являющимся вторым выходом блока 3,первой и второй группой управляющихвходов которого являются соответственно управляющие входы интеграторов и ключей. управляющие входыпоказаны на фиг.2 стрелками, подходящими снизу к управляемым решающимблокам.Блок 3 предназначен для моделирования тока в нагрузке (1 О, в цепифазы (1 ф), тока коммутации (1 ) путем сшивки решений соответствующихдифференциальных уравнений.Блок 4 формирования напряжениянагрузки. содержит усилитель и управляемый ключ,Компаратор 5 определяет моментокончания интервалов коммутации врежиме симметричного управления тиристорами при сравнении тока коммутации с током в нагрузке.Нуль-орган б определяет конецинтервалов коммутации в режиме поочередного управления тиристорамимоментом достижения током коммутации величины равной нулю.Блок 7 формирования сигналов управления (фиг.3) содержит два диода27 и 28, два сумматора 29 и 30, интегратор 31, компараторы 32 - 38,элемент 2-2 И-ИЛИ 39, два элемента2 И 40 и 41, элемент ИЛИ 42, элементы 43 и 44 дифференцирования, блоки45 и 46 постоянных коэффициентов, 968829Выход интегратора 31 соединен спервьии входами первого и второгокомпараторов 35 и 37 и первого сум-,матора 30, выход которого подключенк первым входам третьего и четвер-того компараторов 36 и 38. Выходвторого сумматора 29 соединен свходом пятого компаратора 32, выходкоторого является выходом блока 7,первой группой входов которого являются соответственно входы второгосумматора 29, шестого 33 и седьмого34 компараторов и интегратора 31,Второй группой входов блока 7 являются вторые входы первого 35, второго 37, третьего 36 и четнертого38 компараторов. Выходы шестого 33и седьмого 34 компараторов Соединенысоответственно с первыми входамиэлементов 2 И 40 и 41 и с первым ивторым входами элемента 2-2 И-ИЛИ 39,третий и четвертый входы которогоподключены соответственно к выходампервого 35 и четвертого Зб компараторов, а выход элемента 2-2 И-ИЛИ 39связан с входом первого элемента43 дифференцирования, Выходы второго37 и третьего 38 компараторов соединены соотнетстненно с вторымивходами элементов 2 И 40 и 41, выходыкоторых подключены к входам элемента ИЛИ 42, выход которого соединенс входом второго элемента 44 дифференцирования. Выходы элементов43"и 44 дифференцирования и элементов 2 И 40 и 41 являются соотнетственно первой и второй группамй выходовблока 7.Блок 7 моделирует систему импульсно-фазового управления тиристорами,построенную по вертикальному принципу. При этом на компараторах 35 и36 постоянное напряжение, выставляемое блоком 45 постоянного коэффициента и имитирующее напряжениеуправления У 2, сравнивается с нарастающими напряжениями, сдвинутымина 180 эл, град и получаемыми навыходе интегратора 31 и сумматора30. Эти же нарастающие напряжениясравниваются на компараторах 37 и 38с постоянным напряжением, задаваемым блоком 46 и имитирующим напряжение управления У 1. Фронты импульсов на выходах компараторов 37 и 38,соответствуют углам управления с(.и+ Ж, которые управляют работойпар тиристоров при симметричном управлении, а фронты импульсов на выходах компараторон 35 и 36 соответ-.ствуют углам управления Р и+ Жи служат для управления тиристорамисовместно с предыдущими углами) припоочередном управлении,Компараторы 33 и 34 служат дляимитации условий соотношения напряжений на тиристоре, при которых воз-,можен запуск. Схема из диодов 27б 5 соединен с третьим входом элемента и 28, сумматора 29 и компаратора 32выдает импульсы, фронты которых соответствуют 0 и 180 эл,град.Схема иэ элемента 39 и 43 формирует короткие импульсы, соответствующие углам/Ъ и+ й. Аналогичноэлементы 40, 41, 42 и 44 формируюткороткие импульсы, соответствующиеуглам Ы и оС +Ж . Кроме того, на выходах элементов 40 и 41 формируются1 О сигналы, разрешающие запуститьсясоответствующим триггерам блока 8,Блок 8,управления (фиг,4) содержит элемейты 2 И 47 - 50, НЕ 51 - 54,НБ-триггеры 55 - 58, элементы5 2 И-НЕ 59 - 61, 2"ЗИ-ИЛИ 62 и 63,2 ИЛИ 64 и" 65, 2-2 И-ИЛИ 66 - 68,3- ЗИ-ИЛИ б 9 - 71, 2-3-. 3 И- ИЛИ 7 2,4 ИЛИ 73, 2-2-2 И-ИЛИ 74, компаратор75, элемент 76 задержки, элемент 77дифференцирования.Вход компаратора 75 является чет вертым входом блока 8. Выход компаратора 75 подключен к первым входам первых элементов 2 И-НЕ 59 и2 ИЛИ 65.Первый вход второго элемента2 ИЛИ 64 соединен с входом первогоэлемента НЕ 52, первым и нторьи входами первого элемента 2-ЗИ-ИЛИ 62,седьмым входом элемента 2-3-ЗИ-ИЛИ72 и является соответствующим входом первой группы входов блока 8.Выход второго элемента 2 ИЛИ 64соединен с первьми входами первогоэлемента 2 И 47 и элемента 2-2-2 И-ИЛИ3 74, выход которого подключен квходу второго элемента НЕ 54,Первый вход первого элемента2-2 И-ИЛИ 66 соединен с первым входом второго элемента 2-ЗИ-ИЛИ 63,40 с третьим входом первого элемента2-ЗИ-ИЛИ 62 и является вторым входом блока 8.Выход .первого элемента 2-2 И-ИЛИ ббсоединен с первым входом первого45 триггера 55, первый выход которогоподключен к вторым входам первыхэлементов 2 И 47 и 2 И-НЕ 59 и к первому и второму входам элемента2-3-ЗИ-ИЛИ 72, выход которого соединен с нторьм и третьим входомэлемента 2-2-2 И-ИЛИ 74.Второй выход первого триггера55 подключен к второму входу первогоэлемента 2 ИЛИ 65, к первому входуэлемента 4 ИЛИ 73, к четвертому входуэлемента 2-2-2 И-ИЛИ 74 и к первымвходам первого 69 и второго 70элементов З-ЗИ-ИЛИ, выход госледнегоиз которых соединен с первым нходомвторого триггера 57, первый выходбО которого подключен к первым входамвторых элементов 2 И 49, 2 И-НЕ 61 и2-2 И-ИДИ 68 и к второму и третьемувходам второго элемента 3-ЗИ-ИЛИ 70.Второй выход второго триггера 5760 65 2-3-ЗИ-ИЛИ 72 и с вторым входом элемента 4 ИЛИ 73, выход которого подключен к второму входу второго элемента 2-ЗИ-ИЛИ 63, к четвертомувходу первого элемента 2-ЗИ-ИЛИ 62,к первому входу третьего элемента3-ЗИ-ИЛИ 71 и через третий элементНЕ 51 к второму и третьему входам.первого элемента,2-2 И-ИЛИ 66.Первый и второй входы третьегоэлемента 2-2 И-ИЛИ 67 объединены и 10являются первым входом блока 8,третьим входом которого являетсяодноименный вход третьего элемента 2-2 И-ИЛИ 67, выход которого черезэлемент дифференцирования 77 подключен к третьему входу второгоэлемента 2-ЗИ-ИЛИ 63, четвертому ипятому входам второго элемента3-ЗИ-ИЛИ 70, пятому входу первогоэлемента 2-ЗИ-ИЛИ 62, к второму и 20тоетьему входу первого элемента3-ЗИ-ИЛИ 69, к второму входу третьего элемента 3-ЗИ-ИЛИ 71, к первомувходу третьего элемента 2 И 50 ичерез элемент 76 задержки - к второму входу первого триггера 55.Выход второго элемента 2-ЗИ-ИЛИ 63соединен с вторым входом второготриггера 57. Выход четнертого элемента НЕ 53 подключен к шестомувходу второго элемента 3-ЗИ-ИЛИ 70.Выход первого элемента НЕ 52соединен с четвертым входом первогоэлемента 3-ЗИ-ИЛИ 69, выход которогоподключен к первому входу третьеготриггера 56, первый ныход которого З 5соединен с первыми входами четвертого элемента 2 И 48 и третьего элемента 2 И-НЕ 60, с вторым входомвторого элемента 2-2 И-ИЛИ 68, спятым и шестым входами первого элемента 3-ЗИ-ИЛИ 69.Второй вход третьего триггера 56подключен к выходу первого элемента2-ЗИ-ИЛИ 62.Второй выход третьего триггера 4556 соединен с четвертым входом элемента 2-3-ЗИ-ИЛИ 72 и с третьимвходом элемента 4 ИЛИ 73, четнертыйвход которого соединен с пятым нходом элемента 2-3-ЗИ-ИЛИ 72 и подключен к первому выходу четвертого триггера 58, первый вход которого соединен с выходом третьего элемента1 2 И 50,Второй выход четвертого триггера58 подключен к пятому и шестому .входам элемента 2-2-2 И-ИЛИ 74 и квторому входу третьего элемента2 И 50. Второй вход второго элемента 2 ИЛИ 64 соединен с шестым входом элемента 2-3-ЗИ-ИЛИ 72, с четвертым и,пятым входами второго элемента 2-ЗИ-ИЛИ 63 и являются первой группой входов блока 8. Второй группой входов блока 8являются четвертый вход первого элемента 2-2 И-ИЛИ 66 и третий и четвертый входы третьего элемента 3-ЗИ-ИЛИ71, выход которого соединен с вторымвходом четвертого триггера 58.Выход первого элемента 2 И 47подключен к восьмому входу элемента2-3-ЗИ-ИЛИ 72, к вторым входам второго 49 и четвертого 48 элементов2 И, второго 61 и третьего .60 элементов 2 И-НЕ, к третьему и четвертомувходам второго элемента 2-2 И-ИЛИ 68,к пятому и шестому входам третьегоэлемента 3-ЗИ-ИЛИ 71, к четвертомувходу третьего элемента 2-2 И-ИЛИ 67.Выходы второго 49 и четвертого48 элементов 2 И являются первойгруппой выходов блока 8, второй груп.пой ныходов которого являются выходы элементов 2-3-ЗИ-ИЛИ 72,2-2-2 И-ИЛИ 74 и второго элемента2-2 И-ИЛИ 68, выходы первых элементов2 И-НЕ 59, 2 ИЛИ 65, второго ЭлементаНЕ 54 и второго 61 и третьего 60элементов 2 И-НЕ являются третьейгруппой выходов блока 8.Блок 8 управления преобразуетпри непрерывном токе нагрузки уголуправления в сигнал запуска интервала коммутации, В этом случае запускинтервала полной пронодимссти происходит н момент достижения токомкоммутации величины, равной значениютока в нагрузке. Импульс, фиксирующий этот момент, поступает с выходакомпаратора 5 на второй вход блока 8и означает конец интервала коммутации и начало интервала проводимости.При прерывистом режиме тока нагрузки интервал полной проводимостизапускается непосредственно угломуправления, минуя интервал коммутации. Слежение за прерыванием токав нагрузке осуществлено н -известномустройстве на нуль-органе, В предлагаемом устройстве для повышениябыстродействия и точности зто сделано в блоке 8 путем слежения с помощью элемента 73 4 ИЛИ за состоянием триггеров, формирующих временные интервалы. При этом, если ниодин из триггеров не включен, тоэто и соответствует прерывистомурежиму тока нагрузки.Четыре триггера 55 - 58 блока 8формируют основные временные интервалы, комбинации которых, в соответствии с логикой процессов, происходящих в преобразователе, поступаютс выходов блока 8 на входы управления аналоговых элементов предлагаемого устройства. Начальное состояниетриггеров соответствует выключенному состоянию всех тиристоров преобразователя.Блок 9 задания режима (фиг,5)содержит источник 78 постоянного(2) напряжения, истоЧник 79 логических нуля и единицы, переключатели 80 и 81, блок 82 постоянного коэффициента, элемент 83 дифференцирования, элемент 2 И 84 и элемент НЕ 85.При этом инверсный выход источника 78 соединен с третьим выходом блока 9 и первым входом переключателя 80, первый выход которого соединен через блок 82 постоянного коэффициента с первым выходом блока 9 и с третьим входом переключателя 80.Прямой выход источника 78 соединен с вторым входом переключателя 80, второй выход которого соединен с четвертым выходом блока 9, а четвертый вход - с нулевым выходом источника 78. Пятый и шестой входы переключателя 80 подсоединены соответственно к первому и второму входам блока 9. Третий выход переключателя 80 соединен через элемент 83 дифференцирования с первым входом элемента 84, выход которого соединен с пятым выходом блока 9, а второй вход - с шестым выходом блока 9, а также с выходом переключателя 81, первый вход которого соединен с выходом логической единицы источника 79, а второй вход - с выходом логического нуля этого источника. Выходы 3,4 и 5,6 блока являются соответственно первой и второй груп; пами выхода блока 9, первой группой входов которого являются входы 1 и 2. Блок 9 задания режима предназначен для установки устройства в положение, соответствующее моделированию работы преобразователя в режимах выпрямления или инвертирования, симметричного или поочередного управления тиристорами, а также для проведения экспериментов на модели. Для этого блок 9 содержит источник 78 постоянного напряжения с прямым и инверсным выходами для .задания с помощью переключателя 80 знака противо-ЭДС (на первом выходе блока 9), противо-ЭДС или нуля (на четвертом выходе блока 9), а также постоянного напряжения (на третьем выходе блока 9).Источник 79 логических нуля и единицы блока 9 управляет логической частью модели. Так, логические сигналы, подаваемые переключателем 81 на.второй и шестой выходы блока 9 задают нуль-органу 6 и блоку 8 режим моделированиялогики симметричного или поочередного управления тиристорами. При поочередном управлении подаютчерез элемент 84 переключателями 80 н 81, на пятый выход блока 9 сигналыи р +К (формируемые элементом 83 диФФеренцирования); При этом блок 8 получает четыре угла управления и тем самые имитируетсяподача импульсов управления на каждый тиристор моделируемого моста.Сигналы на четвертом выходе блока 9задают блоку 7, а сигналы на первомвыходе - блоку 3 режим моделированиявыпрямления или инвертирования путемзадания полярности (переключателем80) и величины противо-ЭДС (Е) блоком 82 постоянного коэффициента.10 Устройство работает следующимобразом.В исходном положении выставляютамплитуду и частоту сигналов источника 1, значения коэффициентов пере дачи решающих усилителей блоков 2,3, 4, 7, соответствующие моделируемой схеме преобразователя;, амплитудой и полярностью противо-ЭДС задаютиз блока 9 режим моделирования вып рямления или инвертирования, а количеством и значением углов управления - режим моделирования симметричного или поочередного управлениятиристорами.После этого устройство переводятв режим решения, в течение которогопроисходит имитация работы преобразователя путем решения дифференциальных уравнений, соответствующих текущему интервалу работы преобразоватеЗ 0 ля. Всего при имитации работы преобразователя в режиме выпрямленияили инвертирования, симметричногоили поочередного управления тирис, торами однофазного мостового преобразователя, в устройстве чередуютрешение четырех уравнений;- уравнение для тока 1 контура1С-нсеть- нагрузка40н,+а Е-о 1 , (1)Йсуравнение для тока 1( контуракороткое замыкание-нагрузка уравнение для тока 1 ф контурасеть-короткое замыкание 50 . - = оба -О 1 фб;а4 С"а =+е (4) В этих уравнениях а -а- постоянные коэффициенты, определяемые структурой преобразователя и его параметрами.60 Уравнение (1) решает схема иэсумматора 16, инвертора 26, интег. ратора 10Уравнение (2) решает схема изсумматора 14, интегратора 11, инвер тора 25, ключа 21.18 68829 17 9Уравнение (3) решает схема сумматора-интегратора 12. 1Напряжение на нагрузке формируютв блоке 4 из участков значений, е, едля соответствующих интервалов.Ключи 17 и 18 выделяют участкизначений 1 для каждого интервалакоммутации, преобразуют их с помощьюпервого инвертора 22 и первого сумматора 13 в нарастающие и с выходасумматора 13 подают на общий входкомпаратора 5 и нуль-органа б в качестве тока коммутацииТок в нагрузке формируют на вто. ром интеграторе 11 из участков значений 1, 1. Участки тока 1 вырезают ключом 21, Ток в питающей фазе (1 ф) формируют на выходе сумматора-интегратора 12 из участков тока коммутации и тока 1 , выделенных на выходе сумматора 15 ключами19 и 20.Сшивка выделенных участков ирешений интеграторов реализуетсяна самих интеграторах с использованием режима индивидуального управления. При этом интеграторы могутнаходиться в двух режимах; Возврат и фРешение. В режимеВозвратф на выходе интегратораустанавливается напряжение, равноепо величине и обратное по знакунапряжению, а в режиме .Решениефинтегратор интегрирует сумму напряжений, приложенную к его входам(за исключением входа начальныхусловий). Так как время установления напряжения на интеграторах существенно больше, чем время сменыих режимов, то эа время переключе-,ния режимов напряжение на выходеинтегратора практически не меняется, что обеспечивает непрерывностьсшивки,четвертого триггера интервал С полной проводимости.Комбинации временных интервалорсостоят из связок пар интерваловдвух видов относительноО,Первый вид - это связь интервалов коммутации с интервалами полнойпроводимости: О л А, О л В, О л С.Условия их непрерывности: О л А = О,Ол В = О, ОЛ С = О. Эти условияпоказывают, что управляемый такими.связками интегратор контура коммутации отключится лишь после включенияинтегратора контура полной проводимости, тем самым переключение происходит с некоторым перекрытием каквременных интервалов, так и участкованалоговых кривых.Второй вид пар связок - это связьинтервалов полной проводимости с интервалами коммутации: А л Г, В Ь О,С л О. Условия их непрерывности:АЛО=О,ВлО=О,Сл О=О.Формирование временных интерва 35 лов, непрерывных связок, их комбинаций, а также распределение комбинаций временных интервалов между входами управления аналоговых элементовустройства осуществляется в блоке 840 управления,Основные преимущества предлагаемого устройства перед известнымисостоят в том, что предлагаемоеустройство моделирует мгновенные45 значения тока и напряжения источникафаэного напряжения, питающего преобразователь, а также значения токаи напряжения в нагрузке в режимахвыпрямления и инвертирования присимметричном и поочередном управлении тиристорами.,Кроме того, устройство позволяетсравнивать динамические и статические характеристики преобразователяпри двух способах управления тиристорами, работает в реальном масштабе времени и позволяет снимать регулировочные и нагрузочные характеристики преобразователя, зависимостиугла коммутации от угла управленияи угла коммутации от тока нагрузки,а также проводить сравнение энергетических показателей преобразователяпри симметричном и поочередном уп равлении тиристорами однофаэного65 мостового преобразователя. Кроме того, для повышения надежности работы устройства сшивка реализуется по следующему алгоритму, подавая на вход навальных условий интегратора напряжение предыдущего участка и интегрируя уравнение для последующего, получают, при переходе интегратора из состояния Возврат в состояние Решение непрерывную сшивку напряжений этих участков. Это происходит за счет того, что в это время у интегратора предыдущего участка происходит смена состояний иэ Решение в Возвратфпричем Решениефф предыдущего участка продолжается еще некоторое время после перехода в Решениеф последующего. Сшивкой мгновенных значений токов в нагрузке, в фазе питающей сети и напряжения на нагрузке, а также выделением соответствующих участков кривых управляют комбинации временных интервалов, которые формируют в блоке 8 управления,Инверторы 23 и 24 выполняют функ ции развязки.Для образования комбинаций вре 5 менных интервалов при симметричном управлении в блоке 8 формируют спомощью трех триггеров три временныхинтервала: интервал коммутации 2 иинтервалы полной проводимости А иВ. При имитации поочередного режима дополнительно формируют е помощью