Мультиплексный канал

) Завтель ч) МУЛЬТИПЛЕКС 1 ЫЙ КАНАЛ е каналыельиых машин,ераций ввод 4оропамят работе выполняя обм и вторрого ппервомулом, к вом Изобретение относится к области вычислительной техники, в частности к организации мультиппексных каналов микропрограммных вычислительных машин и может быть использовано дпя управпения обменом информацией межд внешними устройствами (ВУ) и процессором.Известны мультнплекснымикропрограммных вычислиткоторые при выполнении опвывода используют оборудование центрального процессора 11, содержащег оперативную память, блок памяти мик программ, арифметическо-логическое устройство и мультиплексную ьу соединенные между собой и каналом системой информационных и управляющих шин.Известные каналы примультиплексном режиме, в е информацией между ВУ н процессором, считывают для каждого устройства управляющую инфор ацию операции в да-вывода из мультиплексной памяти, выполняют обмен информацией между ВУ и оперативной памятью, затем запоминают измененную управлякнцую информацию мультиплексной памяти.Недостатком этих каналов является низкая пропускная способность, так как при обмене информацией с ВУ они используют оборудование процессара на время считывания и записи управ" ляккцей информации рперации ввода-вывода, что значительно снижает производительность процессора.Наиболее близким к изобретению по сущности технического решения является мупьтиплексный канал 1 ВМ 360/30 2, содержащий блок управления каналом, блок регистра, блок управления интерфейсом, регистр после. дуккцего адреса, управляющий, первыйой информационные выходы котоодключены соответственно квыходу блока управления канапервому и второму входам кана 8795803879580 . 4 ла, третий, четвертый и пятый вхо- р е ги ст ров соединены ды которого подключены соответствен- пятыми входом и вых но к информационному входу блока ре- дены .блок формирова гистров, ко входу блока управлениясов подпрограмм и з каналом и к первому информационномунения адресов, реги входу блока управления интерфейсом, реса и триггер загр второй информационный и управляющий С первого по пятый входы которого йодключены соответмирования начальныхственно к первому .информационному грамм и запроса явл и управляющему входам регистра По ственно шестым . - де следующего адреса, выход которого канала. Первый вход подключен к первому выходу канала, тым входом канала, второй, третий, четвертый и пятый входы - соответстве выходы которого подключены соответ- вторым управляющими ственно к первому и второму информа- сопряжения с интерф ционным выходам блока управления тый и пятый входы - интерфейсом,ко второму выходу блока с выходами блока ср управления каналом и к выходу блока и триггера загрузки регистров, управляющий вход которого вый и второй входы подключен к первому выходу блока адресов соединены с управления каналом, информационным входВ этом канале микропрограммы ка- гистра текущего адр нала и процессора размещаются в од- вход которого подкл ном блоке памяти микроГРамм, и в лю выходу блока дешифр бой момент времени может выполняться вертым и,пятым выхо микропрограмма либо процессора, либого с соответствующи канала. Причем микропрограммы кана- гера загрузки регис ла более приоритетны имогут преры- ра последующего адр вать микропрограммы процессора. первым входом блокаНедостатком канала является то, формирования началь что он при большой загрузке имеет программ и запроса низкую пропускную способность, что ИЛИ, два элемента Нзначительно снижает производительность тов И, выходы которпроцессора, соответственно к пеЦелью изобретения являетвя повы- выходам блока, а пе шение пропускной способности канала первому входу блокаи снижение влияния канала на произ- первого, второго и . волительность процессора. т п юче к Поставленная цель достигается тем, что в мультиплексный канал, срдержащий блок дешифрации команд, блок регистров, блок сопряжения с интерфейсом, регистр последующего адреса, первый и второй информационные входы и выход которого являются соответственно первым и вторым входом ипервым выходом канала, а управляющий вход соединен с управлякзцими входами блока сопряжения с интерфейсом и блока регистров и первым выходом блока дешифрации команд, первые и вторые информационные входы и выходы блока сопряжения с интерфейсом соединены соответственно с третьим и первым входами и вторым и третьим выходами канала, вход и второй выход блока дешифрации команд являются соответственно четвертым входом и выходом канала, а информационный вход и выход блока26 2 3646 4 0соответственно содом канала, ввения начальных адреапроса, блок сравстр текущего адузки регистров.выходы блока форадресов подпрояются соответсятым выходамисоединен с шесвторой и третийнно с первым ивыходами блокаейсом, а четверсоответственноавнения адресоврегистров, Перблока сравненияоответственно сом и выходом ре-:еса, управляющийючен к третьемуации команд, четдами соединенноми входами тригтров. Выход регистеса соединен ссравнения, Влокных адресов подсодержит элементЕ и пять элеменых подключенырвому - пятомурвые входы - кВторые входытретьего элеменов И одкл ны выходу элемента ИЛИ, первый и второй входы которого соединены соответственно со вторыми входами пятого и четвертого элементов И и вторым и третьим входами блока. Третий вход второго элемента И подключен через первый элемент НЕ к третьим входам третьего, четвертого и пятого элементов И и пятому входу блока, Четвертый вход третьего элемента И соединен ерез второй элемент НЕ с четвертыми входами четвертого и пятого элементов И и четвертым входом блока.На фиг.1 представлена структурная схема мультиплексиого канала и процессора; на фиг.2 - схема блока дешифрации команд; на фиг.З - схема блока регистров; на фиг.4 - схемаблока сопряжения с интерфейсом; на фиг.5 - схема .входного регистра управления интерфейсом; на фиг.б - схема узла50 55 управления выходными сигналами интерфейса; на фиг.7 - структура блока сравнения адресов; на фиг.8 - схема блока формирования начальных адресов подпрограмм н запроса.Мультиплексный канал 1, соединенный с процессором 2 (фиг.1) содержит блок 3 дешифрации, команд, блок 4 регистров, блок 5 сопряжения с интерфейсом, регистр 6 последующего адреса, регистр 7 текущего адреса, триггер 8 загрузки регистров, блок 9 сравнения адресов, блок 10 формирования начальных адресов и запроса. Процессор 2 вкпючает блок 1 1 арифметическо-логического устройства, блок 12 памяти микропрограмм, блок 13 мультиплексиой памяти и блок 14 оперативной памяти, На фиг. обозначены входные информационные шины 15 процессора, выходные информационные шины 16 процессора, пятый, третий, четвертый, шестой, второй и рервый входы 17-22 канала, пятый, второй, четвертый, шестой " десятый, первый и третий выходы 23-32 канала, первый, четвертый, пятый и третий выходы 33-36 блока дешифрации команд, второй и первый входы 37, 38 блока сравнения адресов, второй, третий, пятый и четвертый входы 39-42 блока формиро-. вания начальных адресов подпрограмм и запроса.Блок 3 дешифрации команд (фиг,2 содержит дешифратор 43 микропрограммных установок канала, дешифратор 44 микропрограммных сбросов канала, дешифратор 45 микропрограммного управ- ления регистрами, триггер 46 запроса на прерывание по вводу-выводу.На фиг,2 обозначены шины 47-53 управляющих сигналов микропрограммных установок первого выхода блока, шины 54-61 управляющих сигналов микропрограммных сбросов первого выхода блока, шины 62-74 управляющих сигналов приема информация в регистры канала первого выхода блока.Блок 4 регистров (фиг.З) содержит регистры 75-86 хранения информации канала, мультиплексор 87 выдачи содержимого регистров на шины 23 пятого выхода канала.Блок 5 сопряжения с интерфейсом (фиг.4) содержит регистр 88 входной информации интерфейса, регистр 89 выходной информации интерфейса, регистр 90 управления входными сигналами интерфейса, узел 91 управления вы 10 15 20 25 ЭО 35 40 45 ходными сигналамк интерфейса. На фиг.4 обозначены шины 92-95 входных;управляющих сигналов интерфейса первого информационного выхода блока.Регистр 90 управления входнымисигналами интерфейса (фиг,5) содержит триггер 96 информации абонента,триггер 97 управления абонента, триггер 98 адреса абонента, триггер 99работы абонента, триггер 100 требования абонента, триггер 01 обратной выборки и триггер 02 измеренияот абонента.Узел 91 управления выходными сигналами интерфейса (фиг.6) содержиттриггер 103 выборки канала, триггер104 сброса выборки, триггер 105 блокировки выборки, триггер 106 начальной выборки, триггер 107 адреса канала, триггеры 108-114 управления канала, элементы 115-16 И-ИЛИ, элементы И 117-11 ф, элементы НЕ 119-121,элементы ИЛИ 122 к элемент задерж-,.ки 123.Блок 9 сравнения адресов фиг.7)содержит элементы 24-131 сложении помодулю 2 и элемент И 132 тБлок формирования начальных адресов (фиг.8) содержит элемент ИЛИ 133,элементы НЕ 34 и 135,элементы И136-140.Мультиплексный канал 1 предназна"чен для подключения к процессору 2сравнительно медленно действука 04 хустройств ввода-вывода к управленияпередачей информации между ниии ипроцессором.Блок 3 предназначен для формирования микропрограммных сигналов управления каналом, блок 4 регистров - дляхранения управляющей информации опе-рацнк ввода-вывода, выполняемой каналом. Блок 5 предназначен для обменаинформацией между каналом, ВУ (на фкг ."не показаны) и процессором. Связь сВУ осуществляется через вход 22 квыход 32 канала. Обмен информациейс процессором осуществляется черезвход 18 и выход 24 канала,Регистр 6 последующего адреса предназначен для хранения адреса ВУ, Адрес ВУ запоминается в регистре 6 при инициации операции ввода-вывода в канале, а также в случае приема адреса в канал по требованию устройства в мультиплексном режиме работы канала. Адрес устройства принимается со входа 21 к 22 канала.7 87Операция ввода-вывода в мультнплексном канале начинается по специальной команде процессора, которая задает адрес канала ВУ и при помощи специальных управляющих слов указывает код команды, начальный адрес оперативной памяти, количество передаваемых байтов данных и другие управляющие признаки, по которым под управлением блока 12 и посредством блока 11 Формируется специальное управляющее слово устройства, записываемое в блок 4 и в блок 13 мультиплексной памяти. Для каждого ВУ в блоке 3 отводится определенная фиксированная область, называемая подканалом. В мультиплексном канапе может одновременно выполняться несколько операций ввода-вывода. Канал обслуживает ВУ по их запросам, поступающим со входа 22 в блок 5, При работе канала с одним нли несколькими ВУ от одного и того же устройства может поступать в ка.нал подряд несколько запросов на об". служивание.В предлагаемом канале в регистр 7 запоминается адрес последнего обслуженного ВУ, управляющее слово которого находится в регистрах блока 4 и в подканале, и всякий раз, когда новый запрос поступает в канал, адрес ВУприславшего запрос заносится в регистр 6 последующего адресе и вблоке 9 сравнивается с содержимлм регистра 1 текущего адреса. В зави симости от результата .сравнения,. вида запроса и.состояния триггера 8 блок 1 О Формирует один иэ четырех Фиксированных адресов, (0001, 0010, 0100, 1000) , поступакщих с выходов 27-30 канала иа адресные шины блока 12 памяти микропрограмм,вызывая соответствующую короткую подпрограмму обслуживания. Триггер 8 загрузки регистров всегда находится в состоя.-. нии "1 ф, если. в блок 4 производиласьЗагрузка управляющего слова любого ВУ устройстваи,в состоянии "0", если загрузки не бйлоИультиплексный канал работает следуашим обрезом.Получив необходимую управляющую информацию и разместив ее в блоке регистров, канал 1 выполняет начальную выборку адресуемого ВУ через вход 22 н выход 32 канала.При этом передат., чей адреса ВУ, кода команды и байта начального состояния управляет блок 5 совместно с блоком 12. 9580 8Далее по командам иэ блока 3 адресВУ записывается в регистр 6 и дублируется в регистре 7 текущего адреса,триггер 8 устанавливается в единичное состояние, а под управлением снг:т,анналов иэ блока 12 блок 13 мультнплекс -ной памяти настраивает на областьпамяти, соответствующую ВУ, адрескоторого хранится в регистре 6. После 1 а запуска операцииввода-вывода на устройстве мультиплексный канал 1 логически отключается от процессора 2 иВУ.Режим работы канала по обмену дан-1 Э ными между ВУ и процессором 2 в дальнейшем зависит от того, какое ВУ выставит на вход 22 канала запрос наобслуживание - ВУ, для которого управляющая информация операции ввода-вывода находится в блоке регистров, ипиВУ для которого управляющая информация операции ввода-вывода находитсяв блоке 3 мультиплексной памяти.В мультиплексном режиме при готовности одного из ВУ принять илн передать байт данных ипи байт состояния ВУ выставляет на вины 22 каналасигнал запроса на обслуживание(ТРБ-А), поступающий в блок 5 по вхо-ду 94 ф(фиг.6). Если канал не занятвыполнением операции ввода-вывода,т.е, отсутствуют сигналы интерфейсана входах 93, 95 (РАБ-А, ВБР-А),триггер 105 сброшен, то устанавливается триггер 103 выборки устройства (ВБРК). Начинается последовательность выборки устройства и обмена информацией с ним, в течение которой ВУ выдает на вход 22 свой ад-.рес, который записывается в регистр6, и далее признак вида обслуживания.(ИНФ"А или УПР-А), по которому вблоке 5 Формируется соответственносигнал "Требование на обслуживаниеданных" или " Требование на обслужифф ванне состояния". Эти сигналы поступают в блок 10 соответственно по входам 39 или 40 ( Фиг.8) для формирования по ним сигнала запроса намикропрограммную приостановку и фик- Ж сированного адресаРмикропрограммыобслуживания запроса по сигналуприема фиксированного адреса подпрограммы на входе 20, Сигнал запросаиа микропрограммную приостановку ЭЭ по выходу 26 поступает в блок 12 памяти микропрограмм, где по нему с шин27-30 принимается код фиксированногоадреса микропрограммы обслуживания,87958 10 И1 В зависимости от вида обслуживания и состояния канала вырабатывается четыре кода фиксированного адреса микропрограмм обслуживания, по которым в блоке 12 вызываются (инициируются) соответствукнцие микропрограммы обслуживания запроса.Когда по запросу ВУ на входе 39 блока 10 сформировался сигнал "Требо-, вания на обслуживание данных", и вблоке 4 находится управляющее слово для выбранного ВУ, то блок 10 формирует фиксированный адрес 0001, вызывая соответствующую микропрограмму в блоке 12. В этом случае управляющее слово не читается из блока 13 мультиплексной памяти, а берется иэ блока 4 регистров и производится обмен данными между ВУ и блоком 14 оперативной памяти.При операции чтения данные со вхо-. да 22 принимаются блоком 5 и передаются на выход 24 и далее через блок 11 арифметического устройства записываются в блок 14 оперативной памяти,При операции записи данные считываются из блока 14 оперативной памяти проходят через блок 1 арифметическологического устройства, вход 18 канала, блок 5 и передаются на выход 32 канала.После обмена данными управляющее слово устройства в блоке регистров модифицируется в блоке 11 и снова записывается в. блок 4, Мультиплексный какал 1 логически отключается от ВУ и процессора 2.Когда на входе 40 блока 10 сформировался сигнал "Требование на обслуживание состояния", а в блоке регистров содержится управляющая информация для выбранного ВУ, то блок О формирует фиксированный адрес 0010, вызывая соответствующую микропро.грамму в блоке 12, завершения операции ввода-вывода с данным ВУ. Триггер 8 по входу 35 сбрасывается в "0", а мультиплексный канал 1 логически отключается от ВУ и процессора 2.Если блок регистров не содержитуправляющего слова ни для одного изВУ, а по запросу от ВУ формировалсясигнал на входе 39 или 40 блока 10 .формируется фиксированный адрес 1000и выполняется микропрограмма обслуживания запроса,по которой из блока 13мультиплексной памяти по адресу устройства на выходе 31 канала считываетсясоответствующее ему управляющее слово О . 10устройства и через блок 11, вход 17канала записывается в блок 4 регистров; адрес ВУ из регистра 6 переписывается в регистр 7, а триггер 8устанавливается в состояние "1",После этого осуществляется чтение (нли запись) данных из (в ) оперативной памяти как описано для случая фиксированного адреса 0001, еслипо запросу ВУ сформирован сигнал навходе 39 блока 1 О или осуществляется обслуживание байта состояния какописано для случая фиксированногоадреса ОО 10, если сигнал сформированна входе 40 блока 10,Если же по запросу ВУ сформировансигнал на входе 39 или 40 блока 1 О,а в блоке регистров содержится управляющее слово для другого ВУ, то блокО Формирования начального адреса изапроса Формирует фиксированный ад"рес О 00, и начинает выполняться соответствующая ему микропрограмма, впроцессе выполнения которой содержимое блока 4 через выход 23 и блок11 записывается в подканал, соответствущций адресу в регистре 7.Дальнейшее действие в каналесовпадает с действфями, описаннымидля случая с фиксированным адресом1000.Таким образом, любая операция вканале, связанная с передачей данных,выполняется в три этапа;в .начальная выборка ВУ," передачаданных и завершение операции, причемвсе три этапа выполняются под управлением микропрограммы так, что основная нагрузка приходится на второйэтап, который выполняется а режимемикропрограммной приостановки в мультицлексном режиме или в монопольном,режиме. В режиме микропрограммнойприостановки канал оказывает минимальное воздействие на процессор,задерживая его работу при каждойпередаче данных на время одной приостановки.Реальная пропускная способностькакала зависит от технических характеристик блоков канала, процессора,от количества ВУ, подключенных кканалу, и их скоростей передачи данных. Анализ работы канала показывает,что наибольший эффект достигаетсяпри работе одного устройства, работа.ющего в мультиплексном режиме и пере-.дающего данные по одному байту, Припередачеданных пакетами эффект темменьше, чем больше длина пакета, При работе нескольких устройств в канале эффект зависит от количества и типов устройств и чем значительней разница в скоростях передачи данных отдельными устройствами, тем больше эффект.Формула изобретения1.Мультиплексный канал, содержащий блок дешифрации команд, блок регистров, блок сопряжения с интерфейсом, регистр последующего адреса, первый и второй информационные входы и выход которого являются соответственно первым и вторым входом и первым выходом канала, а управляющий вход соединен с управляющими входами блока сопряжения с интерфейсом и блока регистров и перным выходом блоха дешифрации команд, первые и вторые информационные входы и выходы блока сопряжения е интерфейсом соединены соответственно с третьим и первым входами и вторым и третьим выходами канала вход и второй выход блока дешифрации команд являютсясоответственно четвертыми входом и выходом канала, информационный вход и выход блока регистров соединены соответственно с пятыми входом и выходом канала, о т л и ч а ю щ и й с я тем, что, с целью повыщения пропускной способности канала, в него введен блок формирования начальных адресов подпрограмм и запроса, блок сравнения адресов. регистр текущего 5-адреса и триггер загрузки регистров, причем первый-пятый выходы блока Формирования начальных адресов подпрограмм и запроса являются соответственно шестым-десятым выходами канала, первый .вход соединен с шестым входом канала, второй и третий входы - соответственно с первым и вторым управляющими выходами блока сОпряжения синтерфейсом, а четвертый и пятый входы - соотнетстненно с выходами блокасравнения адресов и триггера загрузки регистров, первый и второй входыблока сравнения адресон соединены соответственно с информационным, входоми выходом регистра текущего адреса,управляющий вход которого подключен к16 третьему выходу блока дешифрации команд, четвертым и пятым выходами соединенного с соответствующими входамитриггера нагрузки регистров, выходрегистра последующего адреса соединенс первым входом блока сравнения адресов,2. Мультиплексный канал по п.1о т л и ч а ю щ и й с я тем, чтоблок формирования начальных адресовподпрограмм и запроса содержит элемент ИЛИ, дна элемента НЕ и пять элементов И, выходы которых подключенысоответственно к первому-пятому выходам блока, а первые входы - к первомуд входу блока, вторые входы первого,второго и третьего элементов И подключены к выходу элемента ИЛИ, первый и второй входы которого соединенысоответственно со вторыми входамипятого и четвертого элементов И ивторым и третьим входами блока, третий вход второго элемента И подключенчерез первый элемент НЕ к третьимвходам третьего, четвертого и пятогоэлементов И и пятому входу блока,четвертый вход третьего элемента Исоединен через второй элемент НЕ счетвертыми входами четвертого и пятого элементов И и четвертым входомблока.Источники информации,принятые во внимание при экспертизе1.Каналы ввода-вывода ЭВМ ЕС,М., "Статистика", 1975, Гл,5.2. Патент США В 3675214,Н.кл.340-72 51 опублик,1972 (прототип).