Устройство управления в системе обработки данных

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 0 С 06 Р 9/2 ТЕНИЯ ПАТЕНТ егистра команд,в вспомогательнопы соединены с адресных выходов рпервые входы блокго управления грусоответствующими в ыходами данных торые входы бл регистра команд,ков вспомогательнгруппы соединенывыходами блока ковыходы блоков всп го управления соответствующимтроля нагрузки,могательного упи 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬП"ИИ ИСАНИЕ ИЗ(72) Питер Таппен Фэрчайлди Джоэл Кальвин Лейнингер (США)(71) Интернэшнл Бизнес МашинзКорпорейшн (США)(54) (57) 1. УСТРОЙСТВО УПРАВЛЕНИЯВ СИСТЕМЕ ОБРАБОТКИ ДАННЫХ, содержащее блок памяти, выход которого соединен с информационным входом регистра команд, управляющий .выход которого соединен с входом дешифратора команд,о т л и ч а ю щ е е с ятем, что, с целью получения большейгибкости управления системой обработки данных и осуществления выборочного изменения независимых параметров контроля за счет содержимогоединственной команды, оно содержитгруппу блоков вспомогательного управления и блок контроля нагрузки,причем группа выходов дешифраторакоманд соединена с группой управляющих входов блока контроля нагрузки,тактовый вход которого соединен стактовым входом устройства, группаинформационных входов блока контроля нагрузки соединена с группой равления группы соединены с соотвествующими выходами устройства. Устройство по п.1, о т л ч а ю щ е е с я тем, что блок контроля нагрузки содержит группу элементов И, первые входы которых соединены с соответствующими входами группы информационных входов блока, вторые входы всех элементов И группы соединены с соответствующими С: входами группы управляющих входов блока, третьи входы всех элементов И группы соединены с тактовым входом блока, выходы элементов И групйы соединены с соответствующими выходами блока.3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок контроля нагрузки содержит элемент ИЛИ и группу И,причем первые входы элементов И группы соединены .с соответствующими входами группы информационных входов блока, вторые входы первого и второго элементов И группы соединены с первой полови- ДЬ ной .входов группы управляющих входов блока и с первым входом элемента ИЛИ, выход которого соединен с вторыми входами третьего и четвертого элементов И группы, вторые входы пятого и шестого элементов И группы1082341 оставитель Г. Пономареехред И. Гергель Редактор А. Шишки ектор А, Ильин каэ 1591/55 Подписа СССР НИИПИ ытииаб., д. 4/ 13035,скв лиал ППП "Патент", г. Ужгород, ул. Проектная,4 Тираж Госуда елам и 699твенного комибретений и от1082341 10 30 соединены с второй половиной входовгруппы управляющих входов блока и свторым входом элемента ИЛИ, выходыэлементов И группы соединены с соответствующими выходами блока,4, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок вспомогательного управления содержит дваэлемента НЕ, два элемента НЕ-И,причем первый вход первого элементаНЕ-И соединен с первым входом блока,второй вход которого соединен спервым входом второго элемента НЕ-Ии через первый элемент НЕ - с вторымвходом первого элемента НЕ-И, выходыпервого и второго элементов НЕ-И соединены через второй элемент НЕ с Изобретение относится к устройству управления в цифровых системах обработки данных и, в частности, может быть использовано в микропроцессорах,. микроконтроллерах и т.п.Известна система обработки данных, в которой устройства управления содержат регистры управления, в которые записываются управляющие данные, используемые при выполнении программы для определения образа действия в конкретных ситуацияхХотя управляющие регистры увеличивают возможности основной схемы управления, так как управление записью в них может осуществляться с помощью программы, они не позволяют производить выборочную установку или изменение состояния отдель ных управляющих разрядов, так как запись информации во все 32 двоичных разряда этих регистров производится одновременно. Зто является недостатком, особенно в случае не больших систем с ограниченными возможностями типа микропроцессора.Наиболее близким к изобретению по технической сущности является микропроцессор, содержащий кроме обычных функциональных блоков запоминающее устройство, регистр операции или регистр команд, соединенный с выходом запоминающего устройства, дековыходом блока и с вторым входом второго элемента НЕ-И.5. Устройство по п,1, о т л ич а ю щ е е с я тем, что блок вспомогательного управления содержит элемент НЕ, два элемента И и триггер, причем первый вход первого элемента И соединен с первым входом блока и через элемент НЕ - с первым входом второго элемента И, второй вход которого соединен с вторыми входами блока и первого элемента И, выход которого соединен с входом установки триггера, вход сброса которого соединен с выходом второго элемента И, выход триггера соединен с выходом блока. дирующую схему или схему управления,соединенную с выходом регистра операции, для генерирования сигналовуправления для других блоков данногомикропроцессора 12,Сигналы управления являются зависимыми только от настоящих содержаний регистра операции и, таким образом, данный микропроцессор имеетдо некоторой степени ограниченнуювозможность управления.Целью изобретения является получение большей гибкости управлениясистемой обработки данных и осуществление выборочного изменения независимых параметров контроля за счетсодержимого единственной команды,Поставленная цель достигаетсятем, что устройство управления всистеме обработки данных, содержащее блок памяти, выход которогосоединен с информационным входом регистра команд, управляющий выход которого соединен с входом дешифраторакоманд, содержит группу блоков вспомогательного управления и блок контроля нагрузки, причем группа выходов дешифратора команд соединенас группой управляющих входов блокаконтроля нагрузки, тактовый входкоторого соединен с тактовым входомустройства, группа информационныхвходов блока контроля нагрузки соединена с группой адресных выходов3 1082341 регистра команд, первые входы блоковвспомогательного управления группысоединены с соответствующими выходами данных регистра. команд, вторыевходы блоков вспомогательного управления группы соединены с соответствующими выходами блока контроля нагрузки, выходы блоков вспомогательного управления группы соединеныс соответствующими выходами устройства.Причем блок контроля нагрузки содержит группу элементов И,первые входы которых соединены с соответствующими входами группы информационных входов блока, вторые входы всех элементов И группы соединены с соответствующими входами группы управляющих входов блока, третьи входы всех элементов И группы соединены с тактовым входом блока, выходы элементов И группы соединены с соответствующими выходами блока.Кроме того, блок контроля нагрузки содержит элемент ИЛИ и группу 25 элементов И, причем первые входы элементов И группы соединены с соответствующими входами группы информационных входов блока, вторые входы первого и второго элементов И группы соединены с первой половиной входов группы управляющих входов блока и с первым входом элемента ИЛИ, выход которого соединен с вторыми входами третьего и четвертого элементов И группы, вторые входы пятого и шестого элементов И группы соединены с второй половиной входов группы управляющих входов блока и с вторым входом элемента ИЛИ,выходы 4, элементов И группы соединены с соответствующими выходами блока.При этом блок вспомогательного управления содержит два элемента НЕ, два элемента НЕ-И, причем первый 45 вход первого элемента НЕ-И соединен с первым входом блока, второй вход которого соединен с первым входом второго элемента НЕ-И и через первый элемент НЕ - с вторым входом пер 50 вого элемента НЕ-И, выходы первого и второго элементов НЕ-И соединены через второй элемент НЕ с выходом блока и с вторым входом второго элемента НЕ И.55Блок вспомогательного управления содержит элемент НЕ, два элемента И и триггер, причем первый вход 4первого элемента И соединен с первым входом блока и через элемент НЕ- с первым входом второго элемента И, второй вход которого соединен с вто. рыми входами блока и первого элемента И, выход которого соединен с, входом установки триггера, вход сброса которого соединен с выходом второго элемента И, выход триггера 1соединен с выходом блока.На фиг,1 представлена блок-схема устройства управления с первым вариантом выполнения блока контроля нагрузки, на фиг.2 - блок-схема бло. ка вспомогательного управления,первый вариант, на фиг.З - то же, второй вариант,на фиг.4 - вариант применения устройства в микропроцессоре, на фиг.5 - временная диаграмма работы схемы, изображенной на фиг.4, на фиг.6 - блок-схема устройства управления с вторым вариантом выполнения блока контроля нагрузки.Устройство управления (фиг.1) содержит блок 1 памяти, регистр 2 команд, дешифратор 3 команд, блок 4 контроля нагрузки, блоки 5 вспомогательного управления группы, тактовый вход 6 устройства. Блок 4 (по первому варианту) содержит элементы И 7 группы, Кроме того, устройство содержит выходы 8 и 9. Блок 5 по первому варианту (фиг.2) содержит элементы НЕ 10 и 11, элементы НЕ-И 12 и 13,Блок 5 по второму варианту (фиг.З) содержит элемент НЕ 14,элементы И 15 и 16 и триггер 17.Микропроцессор (фиг.4) содержит блок 18 основной памяти, дешифратор 19, блок 20 приращения, регистр 21 адреса команды, элемент И 22, схемы 23 и 24 фиксации, регистр 25 адреса основной памяти, элементы И 26-28, регистр 29 команд, дешифратор 30, вход 31 синхронизации, блок 32 контроля нагрузки.Устройство управления с вторым вариантом выполнения блока контроля нагрузки (фиг.6) содержит блок 33 памяти, регистр 34 команд, дешифратор 35 команд, блок 36 контролянагрузки, содержащий элементы И 37-42группы и элемент ИЛИ 43, блоки 44-49вспомогательного управления группы,тактовый вход 50,дешифраторы 51 и 52,Регистр 2 команд принимает за один раз одну команду от блока 1 памяти. Для осуществления записи в одинили несколько блоков 5 в набор команд устройства обработки данных добавляется новая команда. Назовем еекомандой "Запись". Для отличия этойкоманды от команд других типов взаданном наборе команд ей придаетсяединственный заранее установленныйкод операции (ОР СООЕ). Остальныедвоичные разряды А, В, С, Р, Ч, Х,У, Е команды "Запись" составляютоперанд этой команды и обеспечивают 1 О 20 Любой элемент И 7 группы будет выдавать сигнал записи на соответствующий ей блок 5 при одновременном выполнении трех условий, а именно: соответствующий двоичный разряд группы АВСР регистра 2 команд имеет значение "1", дешифратор 3 обнаружил команду "Запись" (ИХ=1), присутствует тактовый импульс Т 11, Так, например, первый элемент И 7 группы выдает сигнал записи на вход соответствующего блока 5, когда в двоичный разряд 102 (А) записана " 1", на выходе дешифратора 3 (БХ) также единичное значение, и на входе 6 появляется тактовый импульс Т 11 с уровнем логической "1". Если 5 же на одном или нескольких входах элемента И 7 группы уровень сигнала не равен логической "1", на вход единственные конкретные значения "адреса" и "данных" устройства управления, В частности, разряды15 А-Р образуют поле "адреса", а разряды У-Е поле "данных".Как это имеет место в известных устройствах обработки данных, процессор, в котором используется устройство управления, работает повторяющимися временными циклами или машинными циклами. Каждый машинный цикл устройства обработки данных подразделяется на последовательности временных интервалов равной длительности, и для каждого такого интервала обеспечивается отдельный тактовый импульс. Допустим, что машинные циклы процессора разбиты ЗО на 12 временных интервалов, обозначенных ТО + Т 11. Один из тактовых импульсов, например, импульс Т 11, появляющийся на входе 6 в конце машинного цикла, подается на третий вход каждого элемента И 7 группы; записи блока 5 сигнал записи непоступает.Двоичные разряды, А, В, С и Ркоманды "Запись" определяют одиниз блоков 5, в который при появлениитакой команды будет произведеназапись. В разрядах А, В, С и Р соответствующих блоков 5, в которыедолжна быть произведена запись,находится логическая " 1", В разрядахА, В, С и Р соответствующих блоков5, запись в которые производитсяне должна, находится логический "О",Если на блок 5 не поступает сигналазаписи, то его состояние не изменяется, Если необходимо произвести запись в него, то значение записываемого в него сигнала определяетсявеличиной, записанной в соответствующем двоичном разряде И, Х, Уи Е команды Запись . Так, например, если в ряэряде 1 содержитсядвоичная логическая "1", то сигналзаписи на выходе элемента И 7 группызапишет единичную величину в соответствующий блок 5, И наоборот,если в разряде содержится двоичныйлогический "О", то сигнал записина выходе элемента И 7 группы запишет нулевое значение в соответствующий блок 5,Формат команды Запись (фиг.1)дает возможность изменить состояние любого одного, двух, трех иличетырех блоков 5 с программным управлением, причем состояние любоготакого блока может быть измененолибо в нулевое, либо в единичноепо желанию. Это дает значительнуюгибкость при установке и сбросев исхоцное состояние блоков 5 спрограммным управлением. Всякий раэ,когда программисту нужно изменитьсостояние одного или несколькихблоков 5, он просто вводит в программу команду "Запись" с соответствующими значениями двоичных разрядов А, В, С, Р, У, Х, У, Е. Когда при выполнении данной программыэта команда поступает в регистр 2команд состояние одного или нескольких блоков 5 изменяется соответствующим образом.Выходные величины Х 1, Х 2, ХЗ и Х 4 на выходах блоков 5 можно использовать для различных целей управления в системе обработки данных, в которой размещены эти блоки 5. Их можно40 использовать для выбора страницы памяти, прямого управления внешними устройствами или схемами, а также для выбора различных внутренних фиксаций процессора. 5Преимущество изобретения заключается в том, что любой из этих блоков 5 можно использовать для выполнения совершенно различных функций управления в данной системе.Так, 1 О например, два таких блока 5 можно использовать для выбора страницы памяти, третий блок 5 - для управления внешним устройством, а четвертый - для управления какой-либо 15 внутренней функцией процессора.Так как состояние одного блока 5 может быть изменено независимо от состояния остальных блоков 5 в данной системе, а также независимо от того, 20 изменяется их состояние или нет, разные участки программы, управляющие конкретным блоком 5, полностью независимы от программ, управляющих другими блоками 5. 25Рассмотрим два варианта построения отдельного блока (фиг.2 и З.В блокепредставленном на фиг.2,использованы два элемента НЕ-И 12 и 13 и два элемента НЕ 10 и 11. Этот блок фиксирует на выходной шине то же двоичное значение, которое присутствует на входной шине данных в момент прохождения заднего фронта импульса записи отрицательной полярности, поступившего на входную шину записи, Если эта форма построения. используется для каждого из блоков 5, импульсы записи отрицательной полярности можно получить, например, если вместо каждого элемента И 7 группы установить элемент НЕ-И. Блок 5, показанный на фиг.3, содержит элемент НЕ 14, два элемента И 15 и 16 и триггер 17. В этом случае на входе записи используется положительный импульс записи.В микропроцессоре блок 18 основной памяти процессора или подсисте ма основной памяти содержит четыре участка памяти, обозначенные как страницы. Допустим, что регистр 25 адреса основной памяти является 12-разрядным, в нем запоминается 55 12 разрядов, содержащихся в поле адреса памяти тех команд, коТорые содержат поле адреса памяти, т.е. предполагается, что данный микропроцессор имеет способность адресации основной памяти, равную 12 битам, Таким образом, в этом примеререгистр 21 адреса команд (со своимблоком 20 приращения) и регистр адреса данных также представляет собой 12-разрядные регистры.Основной 12-разрядный адрес может осуществлять адресацию памятив диапазоне от 0 до 4095 байт, гдекаждый байт содержит 8 бит. В данном примере каждая страница основной памяти имеет емкость 4096 байт,и эта емкость соответствует максимальной возможности адресации регистра 25 адреса основной памяти.Для достижения четырехкратногоувеличения способности адресацииосновной памяти необходимо использовать два блока вспомогательногоуправления (фиг.1), которые нафиг.4 обозначены как схемы 24 и 23фиксации. Записью в схемы 23 и 24фиксации управляет блок 32, включающий элементы И 26 и 27. Дешифратор 30 еще обладает способностьювыдавать выходной сигнал ЯХ приобнаружении в регистре 29 команд кода операции "Запись",Схемы 23 и 24 фиксации вырабатывают сигналы управления адресом, амикропроцессор снабжен схемами выбора участка памяти, соединенными сподсистемой основной памяти 18 иреагирующими на эти сигналы управления адресом, определяя конкретныйучасток памяти или страницу памяти,к которой производится обращение. Этисхемы выбора участка памяти содержитцешифратор 19, расшифровывающий двухразрядный код с выходных шин двухсхем фиксации и возбуждающий однуиз четырех выходных шин выбора страницы памяти. Эти выходные шины выбора страницы от дешифратора 19 ведутк различным участкам страниц в основной памяти 18 и выбирают их.Так какв любой момент времени может бытьвозбуждена только одна шина выборастраницы, то в момент времени можетбыть произведено обращение толькок одному из четырех возможных участков памяти. Другими словами, адреспамяти в регистре 25 действителентолько для конкретной страницы памяти, которой соответствует возбужденная шина выбора страницы. Так,1082341 10 например, если на выходах схем 23 и24 Фиксации присутствует двухразрядный код "00", то возбуждаетсяшина. Выбор первой страницы и адрес из, регистра (БАК) 25 передаютсяв адресные цепи первой страницы,Если же на выходах схем 23 и 24 Фиксации присутствует код "01, товозбуждается шина. Выбор второйстраницы и адрес из регистра (БАК) 1025 передаются в адресные цепи второй страницы. Аналогичные рассуждения можно произвести для третьейи четвертой страниц,Если при выполнении какой-либо ;Бпрограммы необходимо использоватьразличные страницы памяти, в соответствующие точки этой программынужно просто ввести команды "Запись",причем разряды А, В, Ж и Х в этих 2 Окомандах должны иметь соответствующий код для выбора нужной страницыпамяти. При использовании команды"Запись" исключительно для выборастраниц памяти эту команду более 25правильно было бы назвать "Выборстраницы памяти",Способность адресации основнойпамяти микропроцессора может бытьеще увеличена путем использованияне двух схем Фиксации, (фиг.4),а трех или четырех. Использованиетрех схем Фиксации позволяет осуществлять выбор свыше восьми стра-.ниц основной памяти, а использование четырех схем Фиксации позволяет осуществлять выбор свыше шестнадцати страниц основной памяти,Приэтом третья и четвертая схемы фиксации и связанные с ними элементы Ивключаются так, как это показансна Фиг.1, причем выходы всех трехили четырех схем фиксации ведутк увеличенному дешифратору 19, который может расшифровывать трехили четырехразрядный код и снабжен,соответственно, 8 или 16 шинами выбора страницы,Преимущество осуществления записи в схемы Фиксации в конце ма 50шинного цикла или вблизи концаэтого цикла, в течение которого комапдаЗапись" находится в регистрекоманд, состоит в следующем. Рассмотрим схему, представленную у на Фиг.4, где запись в одну или н обе схемы 23 и 24 Фиксации управляется тактовым импульсом Т 11, поступающим на вход 31 синхронизациии на третьи входы элементов И 26и 27, причем предполагается, чтоэтот тактовый импульс Т 11 являетсяпоследним тактовым импульсом в ма"шинном цикле для командыЗапись .Цель, которую преследуют, используядля установки схем Фиксации сигна -лов управления тактовый импульс,появляющийся в конце или близко кконцу машинного цикла, заключаетсяв том, чтобы сделать возможным завершение еще одного цикла запоминания в течение которого в регистр29 команд может быть записана команда перехода, что обеспечит адресперехода для регистра 25 адреса памяти до изменения состояния схемфиксации, Зто дает возможность нетолько изменить страницу, но одновременно изменить адрес в этойстранице, т.е. оба изменения происходят оцновременно при одном и томже обращении к памяти, даже еслиони задаются двумя последовательными командами. Рассмотрим временную диаграмму (Фиг.5) где цикл представпяет собой машинный цикл в течение которого в регистре 29 команд находится команда "Запись", ,а цикл К+1 изображает следующий цикл, в течение которого в регистре 29 команд находится команда перехода, Команда "Запись" (" Выбор страницы памяти") записывается в регистр 29 команд импульсом записи 1 К (регистр команд) цикла И в течение временного интервала ТО. Содержимое регистра (1 АК) 21 записывается в регистр 25 адреса памяти импульсом записи БАК цикла И в течение интервала Т 2, при этом предполагается, что дешифратор 30 выдает соответствующий выходной сигнал для возбужде ния управляющей логической схемы, представленной элементом И 22, Этот адрес в регистре (1 АК) 21 является адресом следующей команды, которая,в данном случае, представляет собой команду перехода цикла И+1, Поимпульсу выбора памяти цикла И адрес из регистра (БАК) 25 передаетсяв адресные цепи основной памяти 18и вскоре адресованная команда появляется на выходе основной памяти.18, Таким образом, следующая коман-.да (которая должна выполняться зцикле И+1) выбирается заранее, вовремя выполнения текущей команды вцикле И,Только после перенесения выборки следующей команды в точку, гдена нее не может быть оказано влияние, может быть произведена записьв одну или в обе схемы 23 и 24 фиксации. Это осуществляется по импульсу записи в схемы фиксации цикла И в течение интервала Т 11, расположенного в самом конце цикла И,Поэтому результат изменения состоя.ния схем фиксации не оказывает влияния в течение некоторого временидо определенной более поздней точкив следующем машинном цикле, Так,команду перехода для цикла И+1 получают из той же самой страницы памяти, из которой была полученакоманда "Запись" для цикла И. 1082341из вновь выбранной страницы памяти заранее, в течение цикла И+1.Рассмотрим еще один вариант реализации изобретения (фиг.6),в котором работу шести блоков 44-49 можно запрограммировать путем ввода соответствующих команд Запись в регистр 34 команд. В этом случае используются команды Запись" с101520Команда перехода по импульсу записи 1 К цикла И+1 записывается в регистр 29 команд в течение времени 25 ТО цикла 3+1. Дешифратор 30 идентифицирует команду перехода и возбуждает выходную шину "Переход", одновременно прекращая возбуждение на шине "Перехода нет", В результате З 0 возбуждается логическая управляющая схема - элемент И 28, которая позволяет адресу перехода, содержащемуся в команде перехода, поступить на вход регистра 25 адреса памяти. По импульсу записи БАК цикла И+1 этот адрес перехода записывается в регистр (БАК) 25 в течение интервала Т 2, Затем адрес перехода передается в адресные цепи основной па- мяти 18 в течение интервала времени Т 8 по импульсу выбора памяти цик - ла И+1. Однако к этому моменту времени уже произошла новая установка состояния схем 23 и 24 фикса ции, и поэтому адрес перехода передается в адресные цепи новой выбранной страницы основной памяти 18.Таким образом, не только изменяется страница памяти, но, если желатель но, изменяется также адрес байта в этой новой странице, причем оба этих изменения происходят одновременно, а именно, во время данного обращения к памяти в промежутке времени Т 8 ма шинного цикла И+1. А команда, которая будет выполняться в машинном цикле И+2 (не показано), выбирается В данном примере блоки 44 и 45используются для выбора страницыосновной памяти. Для этого их выходы соединены с дешифратором 51,.от которого четыре выходных шинывыбора страницы ведут в подсистемуосновной памяти, например подсистему основной памяти 18,Блоки 46 и 47 в данном примереиспользуются для выбора страницыместной памяти. Для этого выходыэтих блоков соединены с дешифрато ром 52, а четыре выходные шины выбора страницы от дешифратора 52ведут к адресным схемам блока местной памяти. В этом случае объемместной памяти увеличится в четырераза по сравнению с первоначальным,Первоначальный объем может соответствовать, например 32 независимоадресуемым рабочим регистрам, приэтом такую группу из 32 регистровможно считать "страницей" местнойпамяти. В примере, изображенномна фиг.6, могут быть получены четыре таких страницы, причем используемая в данный момент времени страница определяется двоичными величинами в блоках 46 и 47. Такая постра.ничная структура местной памяти дает возможность выделять для различ -ных операций микропроцессора различные страницы местной памяти,чтов конечном счете приводит к уменьшению суммарного времени обработки информации,Блоки 48 и 49 (фиг.6) используются для выдачи сигналов управлениядля непосредственного управления одним или несколькими внешними устройствами, которые могут быть соединены с микропроцессором или связаны с его работой. Блоки 48 и 49 могут быть использованы для управления выбором внутренних функций процессора.В примере, изображенном нафиг.6, команда "Запись" с кодом операции БХЬ используется для измене ния страницы основной памятн, илистраницы местной памяти, или той и другой одновременно. Команда"Запись 1 с кодом операции БХН используется для изменения страницы местной памяти, или управляющих сигналов на внешние устройства, или того и другого одновременно.Это показывает гибкость и многогранность предлагаемого устройства 2 О управления. Предлагаемое устройство управления позволяет расширить диапазонадресации памяти микропроцессора25 по сравнению со случаем адресациипутем использования адреса памятив командах программы, т.е. длиныадреса (числа его двоичных разрядов),используемой в различных командахпрограммы, содержащих поле адресапамяти. С помощью такого устройствадиапазон адресации памяти можетбыть увеличен в 2,4,8 или 16 разпри минимальном количестве дополнительных схем и малом влиянии нахарактеристики микропроцессора, 1082341