Устройство для деления десятичных чисел

(51) 606 Г 7 ИЯ 38 ескии инстиметика циф 1969, вых машин, М ходу девходу втоход которогоо элемента ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОПИСАНИЕ ИЗО АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) 1. Карцев ИА. Ари с. 525.2, Авторское свидетельство СССРй 807282, кл. 6 06 Г 7/52, 1979,(54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЬ 1 Х ЧИСЕЛ, содержащее регистр частотного, регистр делителя, десятичный сумматор, регистр хранения, блок управления, содержащий первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И, генера" тор тактовых импульсов, двоичный счетчик; первый, второй и третий эле" менты задержки, триггер, причем информационный выход регистра делителя соединен с информационным входом десятичного сумматора, выход регистра хранения соединен с информационным входом регистра делителя, выход. управления вычитанием блока управления соединен с входом вычитания десятичного сумматора, вход сложения которо. го подсоединен к выходу управления сложением блока управления, вход по". ложительного и отрицательного знаков .которого подключен соответственно к выходам положительного и отрицательного знаков десятичного сумматора, выход управления установкой блока управления соединен с входом установки в "1" младшего бита регистра част" ного, вход сдвига на бит младшей тетрады которого соединен с вЫходом управления сдвигом на бит блока управления, выход управления преобразованием которого соединен с входом сдвига регистра делителя, вход приема которого подключен к выходу управления приемом блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введена схема сравнения, причем первый вход схемы сравнения соединен с информационным выходом трех старших тетрад десятичного суммато" ра, вход сдвига на тетраду которого соединен с входом сдвига на тетраду ,рй регистра частного, вход установки девяти младшей тетрады которого подключен к выходу управления сложением (фф блока управления, вход признака которого подсоединен к выходу признака а схемы сравнения, второй вход которой соединен с информационным выходом трех старших тетрад регистра делителя, вход сдвига на тетраду деся.тичного сумматора соединен с выходом управления сдвигом на тетраду блока управления, а в блок управления вве" дены восьмой элемент И, элемент за" держки, элемент ИЛИ-НЕ, делитель частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, причем первый вход элемента ИЛИ-НЕ соединен с выходом управления ф сложением блока управления и с выходом первого элемента И, первый вход которого подключен к вь лителя частоты и первом рого элемента И, второй соединен с выходом перв17 1018 в два раза, выходом делителя частоты будет выход счетчика с весом "1", в четыре раза - выход счетчика с весом "2" и т.д.Если остаток в сумматоре 1 положи телен (потенциал на входе 9 блока 5 управления) и триггер 20 установлен в единицу (на предыдущем такте выпол нялось вычитание), то стробирующий сигнал с выхода элемента 34 ИЛИ про О ходит через элемент 2 ч И и элемент 35 ИЛИобеспечивая появление сигнала на выходе 11, блока 5 управления, по. которому Младший бит регистра 2 устанавливается в единицу. Одновре" менно сигнал с выхода элемента 24, пройдя через элемент 31 ИЛИ, сбрасы-, вает триггер 20 в нуль;Кроме того, на каждом из первых трех тактов отработки тетрады (потен 20 циалы на первых трех выходах счетчика 19) стробирующий сигнал с выхода ИЛИ 3 ч проходит через И 27 на выход 13 блока управления, Сигнал с выхо,да 13 обеспечивает деление на два со держимого регистра 3.На каждом из четырех тактов отработки тетрады частного, Формируемой из положительного остатка (потенциал на первом-четвертом выходах счетчика) Зо стробирующий сигнал с выхода элемента 3 ч ИЛИ проходит через элемент 26 И и элемент 36 на выход 12 блока 5 управления, По сигналу 12 осуществляет" ся сдвиг содержимого младшей тетрады регистра 2 влево на один бит, Длительность задержки на элементе 36 со" ответствует времени установки младшего бита регистра 2 в единицу по сигналу 11. Одновременно стробирующий сигнал 40с выхода элемента 31 ИЛИ поступаетна счетный вход счетчика 19 и обеспечивает прибавление единицы к егосодержимому.После отработки четырех тактов оп. 45ределения текущей тетрады частногосчетчик 19 переходит в состояние 100(потенциал на его пятом выходе). Если на вход 9 блока 5 управления при"шел сигнал и триггер 23 установлен 50в единицу (на предыдущем такте в сум маторе 1 выполнялось вычитание); то стробирующий импульс с выхода элемента 31 ИЛИ проходит через элемент 2 Й И и элемент 35 ИЛИ, появляясь на выходе 11 блока 5 управления, Дан, ный сигнал устанавливает младший бит регистра 2 в единицу. М 3 18Кроме того, задержанныи на зле=менте 37 потенциал с пятого выходасчетчика 19 походит через элемент32 ИЛИ и появляется на выходе 10 бло" ка 5 управления, По сигналу 10 осуществляется сдвиг содержимого регистра 2 и сумматора 1 в сторону старшихразрядов на тетраду,Если в результате отработки теку, щей тетрады частного остаток в сумматоре 1 положителен, то потенциал спятого выхода счетчика 19 проходитчерез элемент 23 И и элемент 33 ИЛИ,обеспечивая Формирование сигнала навыходе 11 блока 5:управления. По данному сигналу в регистр 3 принимаетсявосьмикратный делитель из регистра 4,Кроме того, сигнал. с выхода 11, задержавшись на элементе задержки 38(длительность задержки определяетсявременем приема в регистр 3), поступает на вход установки нуля счетчика19 и сбрасывает его в нуль. В резуль"тате появляется потенциал на первомвыходе счетчика 19. Начинается отработка следующей тетрады частного,Если же в ходе отработки текущейтетрады частного на одном из тактоввычитания в сумматоре 1 образовалсяотрицательный остаток, то блок 5 уп.равления начинает работать следующимобразом.Если на вход 16 блока 5 управле"ния поступит сигнал, то элемент 22 Изакрыт, сигнал на выходе 7 не появ.ляется. Поэтому на выходе элемента3 ч ИЛИ Формируются стробирующие импульсы, с частотой импульсов генератора 17, На первых трех тактах отработки текущей тетрады аналогичноуказанному импульсы с выхода элемента 31 ИЛИ проходят через элемент27 И и появляются на выходе 13 блока 5 управления, обеспечивая делениесодержимого регистра 3 на два. К началу четвертого такта (потенциал начетвертом выходе счетчика 19) в регистре 3 фиксируется однократный делитель. Кроме того, в результате выполнения вычитания триггер 20 устанавливаетсчя в единицу. Поэтому стробирующие импульсы с выхода элемента 34 ИЛИ проходят через элемент 25 И и, задержавшись на элементе 39, через элемент 35 ИЛИ. Длительность задержки на элементе 39 определяется продолжительностью такта деления на,цва.19 1048Поэтому не следующе м после полу ченияотрицательного остатка такте на вына выходе 11 сигнал не появляетсямладший бит регистра 3 остается внуле. На последующих тактах отработки 5текущей тетрады на выходе элемента 39и элемента 35 ИЛИ появляются сигналы,обеспечивающие установку младшегобит 1 а, регистра 2 в единицу,На четвертом такте сигнал с четвертого выхода счетчика 19 проходитчерез элемент 31 ИЛИ на вход установки нуля триггера 20. Поэтому к концувыполнения четвертого такта триггер20 сбрасывается в нуль. 8 связи сэтим на выходе 11 последним появляет",ся сигнал, сформированный элементом25 И на четвертом такте (на выходеэлемента 39 задержки и элемента35 ИЛИ он появляется на пятом такте). 2 ОВ результате выполнения четверто"го такта счетчик 19 переходит в состояние 100 (потенциал на его пятомвыходе), На пятом такте Формируетсясигнал на выходе 10 блока 5 управле-.ния, по которому в регистре 2 и сум",маторе 1 выполняется сдвиг на тетрадувлево, При отрицательном остатке всумматоре 1 (нуль на входе 9) эле-:.менты 23 И и 33 ИЛИ не срабатывают, 30сигнал на выходе 14 блока 5 управле."ния не Формируется. Поэтому в регистре 3 к началу отработки следующей ,тетрады цастного сохраняется код однократного Делителя, а, на вход уста" З 5новки нуля счетчика 19 сигнал не .приходит, В результате, по стробирующемуимпульсу с выхода элемента 3 ч ИЛИсчетчик 19 переходит в состояние 101(потенциал на его шестом выходе), 4 О.На шестом такте по приходу синхросигнала с выхода делителя 18 цас"тоты срабатывает элемент 21 И. Сигнал с его выхода поступает на выход 8блока 5 управления, обеспечивая. сложение в сумматоре 1 его содержимогос содержимым регистра 3 (делителем).,Кроме того, сигнал с выхода 8 посту-.пает на вход установки девяти млад-шей тетрады регистра 2. 8 последней 50устанавливается код 1001. Одновременно сигнал с выхода элемента 2 1 И проходит через элемент 34 ИЛИ на сцетныйвход счетчика 19, Поэтому сцетчик .19переходит в состояние 110 (потенциал 55на его седьмом выходе),На седьмом такте срабатывают элементы 32, 33 ИЛИ. Сигнал с выхода элеМ 3 20мента 32 ИЛИ поступает на выход 10блока 5 управления и обеспечиваетсдвиг содержимого регистра 2, и сумматора 1 на тетраду влево. Сигнал свыхода элемента 33 ИЛИ поступает навыход 14 блока 5 управления, и черезэлемент 38 задержки - на вход установки нуля счетчика 19. Поэтому врегистр 3 принимается восьмикратныйделитель из регистра 4, а счетчик 19сбрасывается в нуль. Таким образом,блок 5 управления переходит к отработке следующей тетрады частного.Аналогично в предлагаемом устройст"ве может быть выполнено деление целыхдесятичных чисел. При этом восьми"кратный делитель в регистре 4 необходимо располагать так, чтобы старшаядесятичная циФра однократного делителя занимала в нем вторую тетраду,Предварительное получение восьмикрат"ного делителя может бвть выполненоразличными способами, Одним из нихявляется получение десятикратногоделителя путем сдвига делителя наодин десятичный разряд влево с по"следующим двухкратным вычитанием делителя из полученной после сдвига величины.. Данное устройство обеспечивает выполнение.деления и-разрядных десятичных чисел за среднее время, непревышающее величиныТ, =п(И +2,+1,5 л++ п 1)сдВ (22)где ср - длительность сравнения со"держимых трех старших разрядов остатка и текущегократного делителя;- длительность Формированиякратного делителя, используемого на следующем тактеделения на два в регистре 3);С - длительность двоично"десяслтичного сложения в сумматореСс 8- длительность сдвига в регистре 2 частного и в сумматоре 1,Среднее время деления десятичных чисел в прототипе составляет величинуТр = 4 ис(и)с,де (23) Деление на два в регистре 3 выполняется без распространения переносов, Поэтому при больших разрядностях опе" рандов длительность десятичного сложения йс, как правило, в несколько разпревышает продолжительность деления на,два (рю сиДлительность сравнения 1 р содержимых трех старших разрядов остатка и текущего кратного определяется временем распространения переноса че" рез три разряда схемы 6 сравнения, При больших и с в несколько раз меньше, чем с 1 с.ссроИз сравнения выражений (22) й (23), видно, что данное устройство обеспечивает деление десятичных чисел за среднее время меньшее прототипа, еслисг1,6 сср0,8 ф,. (24) 15 При реальных соотношениях между сИ э ср и. й справедливых при делении многоразрядных десятичных чисел неравенство (24) выполняется практически всегда.Чем больше разрядность операндов и, тем существеннее 1 превышает правую часть неравенства (24), Поэтому данное устройство наиболее целесообразно использовать при делении многоразрядных,десятичных чисел, В пределе (при и - сф) предложенное устройство позво" ляет повысить быстродействие в 2,66 раза по сравнению с известным устройством.11048 Ц 3 айаг,2Составитель Л. МедведеваО. Колесникова Техред Т.Матоцка Коррект ещетник дакто Подписноитета СССР ти аб д,сква,и е и Филиал ППП "Патент", г, Ужгород, ул. Проектная,7933/54ВНИИПИпо.113035, М иии ее еж 706рственного коизобретений иЖ, Раушскаи ии Тира Госуд делам84 3 104 ИЛИ, первый вход которого подсоединенк выходу второго элемента ИЛИ, первый, второй и третий входы которогосоединены соответственно с первым,вторым и третьим выходами двоичногосчетчика, четвертый выход которогоподключен к второму входу первогоэлемента ИЛИ и первому входу третье"го элемента ИЛИ, выход которого соединен с входом сброса триггера, входустановки которого подключен к второму входу элемента ИЛИ"НЕ, выходувторого элемента И и выходу управле"ния вычитанием блока управления, входпризнака которого соединен с третьимвходом второго элемента И, четвертыйвхол которого соединен с первым входом третьего и четвертого элементов Ии с входом положительного знака блока управления, вход отрицательногознака которого подключен к первомуходу гятого элемента И, второй входкоторого соединен с выходом триггераи вторым входом четвертого элемента И, третий вход которого соединенс третьим входом пятого элемента И,первым входом двоичного счетчика,первым входом шестого элемента И ипервым входом седьмого элемента И,второй вход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом шестого. элемента И, выход которо(о через первый элемент задержкисоединен с выходом управления сдвигомна бит блока управления, выход управления сдвигом на тетраду которого 7соединен с выходом четвертого элемента ИЛИ, первый вход которого через второй элемент задержки подключен к пятому выходу двоичного счетчика и второму входу третьего элемента И, выход которого соединен с первым вхо" дом пятого элемента ИЛИ, выход кото" рого через третий элемент задержки соединен с вторым входом двоичного счетчика, шестой выход которого сое.динен с вторым входом первого элемен" та И, выход которого соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, первый вход; которого соединен с выходом генератора импульсов, а второй вход с выходом элемента ИЛИ-НБ, второйвход которого подключен к третьемувходу шестого элемента ИЛИ, выходкоторого соединен с первым входом двоичного сцетчика, седьмой выход которого подключен к второму входу четвертого элемента ИЛИ и второму входу пятого элемента ИЛИ, выход которого соединен с выходом управленияприемом в регистр делителя блока управления, выход управления преобразо"ванием которого соединен с выходомседьмого элемента И, а выход управления установкой " с выходом седьмогоэлемента ИЛИ, первый вход которогоподключен к второму входу третьегоэлемента ИЛИ и выходу четвертого элемента И, а второй вход - через. четвертый элемент задержки к выходу пя"того элемента И, Изобретение относится к области.вычислительной техники и предназначено для деления десятичных чисел,представленных кодом 8"4-2- 1. Устройство целесообразно применять в 5быстродействующих вычислителях, работающих с многоразрядными десятицнымиоперандами,Известно устройство для деленияи-разрядных десятичных чисел, содержащее десятичный сумматор, регистрчастного, регистр-преабразователь делителя, регистр восьмикратного делителя и блок управления 11,Недостатком данного устройстваявляются большие затраты оборудования(разрядность сумматора, регистрапреобразователя делителя, регистравосьмикратного делителя соответствуетудвоенной разрядности десятичных операндов),Наиболее близким по техническойсущности к изобретению является устройство для деления п-разрядных десятичных чисел, содержащее десятичный сумматор, регистр частного, регистр делителя, регистр хранения,блок управления, содержащий первый,второй, третий, четвертый, пятый,шестой и седьмой элементы И, генератор тактовых импульсов, двоичныйсчетчик, первый, второй и третий элементы задержки, триггер, причем информационный выход регистра делителясоединен с информационным входом де-.,сятичного сумматора, вь 1 ход регистрахранения соединен с информационным .входом регистра делителя, выход уп" Йравления вычитанием блока, управлениясоединен с входом вычитания десятичного сумматора, вход сложения которо".го подсоединен к выходу управления.сложением блока управления, вход положительного и отрицательного знаков.которого подключен соответственно к:.,:выходам положительного и отрицательйого знака десятичного сумматора, выходуправления установкой блска управ" .:20ления соединен с входом установкив единицу младшего бита регистра чбстного, вход сдвига на бит младшей тет"рады которого соединен с выходом уп- .равления сдвигом на бит блока управления, выход управления преобразованием которого соединен с входом сдви."га регистра делителя, вход приема ко-.торого подключен к выходу управленияприемом блока управления. Данное уст" З 0ройство отрабатывает частное путемпоследовательного определения значе- .ний битов в двоична-десятичном пред".ставлении десятичных цифр частного 2,К недостаткам устройства можно от"нести низкое быстродействие: для на".хождения каждой десятичной цифрычастного требуется четыре такта (сло-.жения) вычитания,.Цель изобретения - повышение быст+родействия устройства для делениядесятичных. чисел,Поставленная цель достигается тем, что в.устройство введена схема срав" 45 нения, причем первый вход схемы срав нения соединен с информационным выхо-. дом трех старших тетрад десятичногб .сумматора, вход сдвига на тетраду которого соединен с входом сдвига на 50 тетраду регистра частного, вход установки девяти младшей тетрады кото-. рого подключен к выходу управления сложением блока управления, вход приз. нака которого подсоединен к выходу . 55 признака схемы сравнения, второй вход которого соединен с информационнымВыходом трех старших тетрад регистра делителя, вход сдвига на тетраду десятичного сумматора соединен с выходом управления сдвигом на тетрадублока управления, а в блок управле"ния введены восьмой элемент И, элемент задержки, элемент ИЛИ-ПЕ, делитель частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, причем первый входэлемента ИЛИ-ПЕ соединен с выходомуправления сложением блока управленияи с выходом первого элемента И, пер"вый вход которого подключен к выходуделителя частоты и первому входу второго элемента И, второй вход которого .соединен с выходом первого элемента ИЛИ, первый вход которого подсоединен к выходу второго элементаИЛИ, первый. второй, третий входыкоторого соединены соответственнос первым, вторым и третьим выходамидвоичного счетчикачетвертый выходкоторого подключен к второму входупервого элемента ИЛИ и первому входутретьего элемента.ИЛИ, выход которого соединен с входом сброса. триггера,вход установки которого подключенк второму входу элемента ИЛИ-ПЕ, выходу второго элемента И и выходу управления вычитанием блока управления,вход признака которого соединен с.третьим входом второго элемента И,четвертый вход которого соединен спервыми входами третьего и четвертого элементов И и с входом положительного знака блока управления, входотрицательного знака которого подключен к первому входу пятого элементаИ, второй вход которого соединен свыходом триггера и вторым входом четвертого элемента И, третий вход кото"рого соединен с третьим входом пятогоэлемента И, первым входом двоичНогосчетчика, первым входом шестого элемента И и первым входом седьмого эле"мента И, второй вход которого соеди"нен с первым входом первого элемен"та ИЛИ, выход которого соединен с вторым входом шестого элемента И, выходкоторого через первый элемент задержки соединен с выходом управлениясдвигом на бит блока управления, выход управления сдвигом на тетрадукоторого соединен с выходом четвертого элемента ИЛИ, первый вход которого через второй элемент задержкиподключен.к пятому выходу двоичногосчетчика и второму входу третьегоэлемента И, выход которого соединенс первым входом пятого элемента ИЛИ,выход которого через третий элементзадержки соединен с вторым входомдвоичного счетчика, шестой выход 5которого соединен с вторым входомпервого элемента И, выход которогосоединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И,первый вход которого соединен с выходом генератора импульсов, а второйвход - с выходом элемента ИЛИ-НЕ,второй вход которого подключен ктоетьему входу шестого элемента ИЛИ, 15выход которого соединен с первымвходом двоичного счетчика, седьмойвыход которого подключен к второмувходу четвертого элемента ИЛИ и второму входу пятого элемента ИЛИ. выход ко торого соединен с выходом упааления приемом в регистр делителяблока управления, выход управленияпреобразованием которого соединен свыходом седьмого элемента И, а выходуправления установкой - с выходомседьмого элемента ИЛИ, первый входкоторого подключен к второму входутретьего элемента ИЛИ и выходу четвертого элемента И, а второй вход - 30через четвертый элемент задержки квыходу пятого элемента И.На фиг, 1 представлена структурная схема устройства для делениядесятичных чисел; на фиг. 2 - функциональная схема блока управления устройства,Устройство для деления десятичныхчисел содержит десятичный сумматор 1,содержащий (и+1) десятичный разряд 40(и"разрядность операндов), регистр 2частного, содержащий и десятичныхразрядов (тетрад), регистр 3 делителя, содержащий (и+1) десятичный разряд и пРедназначенный для хранения 45восьмикратного делителя и полученияпутем деления на два других его кратных, регистр ч хранения, содержащий(и+1) десятичный разряд и предназначенный для хранения восьмикратногоделителя, блок 5 управления, схему бсравнения,Блок 5 управления имеет выход 7управления вычитанием, выход 8 управления сложением, вход 9 положительно" 55 го знака, выход 10 блока 5 выход 11 управления установкой,выход 12 управления сдвигом на бит, выход 13 управления преобразованием, выход 11управления приемом в регистр 3 делителя, вход 15 признака, вход 16 отрицательного знака, Блок 5 управления содержит генератор 17 импульсов,делитель 18 частоты, счетчик 19, триг.гер 20, элементы 21-28 И, элементы29-35 ИЛИ, элементы 36-39 задержки,элемент ЙО ИЛИ-НЕ,Схема 6 сравнения предназначенадля предварительного анализа необходимости вычитания текущего кратногоделителя из очередного остатка.Если при обработке дробных десятичных операндов производить сравнение делимого и текущего кратного делителя с точностью до 0,01, то истинная цифра частного 1. будет связанас полученной в результате сравненияцифрой К неравенствомК - 1. (1)Действительно, предположим, чтов процессе деления принимают участиеи-разрядные десятичные дроби, .причемделитель А неподвижен и нормализован.Покажем, что при этих условиях дляоценки необходимости вычитания текущего кратного делителя из очередного остатка достаточно сравнивать ихзначение с точностью до 0,01,Делитель А с учетом (1) можно представить в видеА = А 10 ф А10 ф Х. А (2)причем из условия нормализации следует, что А4 0:1Ач 9.(3) Х-кратное делителя можно записать какиХК=Х А,10 "+Х А10 +Е Х А 10 =-1 о 3.,) 1 оХ х А.в;-ю д.; ) 1 о ",Ж где д ; - левая (старшая) цифра двузначнь 1 х произведений Х А. Очевидно, чтоО с Х А;+д-, -10 д.; 9. (5)В общем случае очередной остаток С после сдвига в ходе деления влево может оказаться больше единицы10484 рицательного остатка, а для отработки следующей тетрады частного требуется один такт сложения отрицательного остатка с делителемРассмотрим работу устройства в 5 каждой из этих ситуаций Пусть при определении текущей де"сятичной цифры частного все остатки,формируемые в сумматоре 1, положительны. В этом случае устройство ра"ботает следующим образом.На первом такте цикла схема сравнения 6 анализирует значение содер"жимого старших десятичных разрядово(разряда с весом целых 10 и двухразрядов с весом 10 и 10 ) сум матора 1 (очередного остатка) и регистра 3 (восьмикратного делителя),При отрицательном результате сравнения (старшие разряды остатка мен ь.е восьмикратного делителя) на выходе схемы сравнения 6 присутствуетнуль, В этом случае, как следует из(1), текущая десятичная цифра частного меньше восьми (1000), т,е, битее двоично-десятичного представления (в коде 8-4-2-1) с весом "8" равен нулю. В этом случае вычитаниевосьмикратного делителя, хранящегося в регистре 3, не производится,Блок 5 управления формирует сигналына выходах 13 и 12, По сигналу 13в регистре 3 выполняется деление егосодержимого на два. Поэтому к концуданного такта в регистре 3 Фиксиру 35ется четырехкратный делитель.По сигналу 12 выполняется сдвигсодержимого младшей тетрады регистра 2 частного на один бит в сторону40старших разрядов, В этом случае длительность такта определяется длительностью операции деления на два в регистре 3,Гсли же результат сравнения на45выходе схемы 6 сравнения положителен(старшие разряды остатка больше илиравны старшим разрядам восьмикратногоделителя), то как следует из (1), текущая десятичная цифра частного равна "7" (0111), "8" (1000) или "9"(1001). В этом слуцае блок управления 5 формирует сигнал на выходе 7,по которому в сумматоре 1 из его содержимого вычитается содержимое регистра 3, Одновременно по сигналу 13 55блока 5 управления в регистре 3 выполняется деление его содержимого надва (к концу такта в нем Фиксируется 73 10четырехкратный делитель),.а по сигналу 12 в младшей тетраде гистра 2производится сдвиг на один бит влево.В младший бит регистра 2 при этомзаносится нуль,В этом случае длительность тактаопределяется длительностью операциивычитания в сумматоре 1, Знак результата вычитания поступает на входы знака 9 и 16 блока управления 5.На втором такте блок управления 5анализирует знак очередного остатка,сформированного в сумматоре 1, Если.знак на его входе 9 положителен ина предыдущем такте выполнялось вычитание, то, следовательно, предыдущий остаток был больше восьмикратногоделителя, т.е, текущая цифра частногоравна "8" (1000) или "9 ф (1001), аее бит с весом "8" равен единице,Поэтому блок 5 управления формируетсигнал на выходе 11, по которомумладший бит регистра 2 частного устанавливается в единицу,Одновременно схема 6 сравненияанализирует содержимое трех старшихтетрад сумматора 1 (очередного остатка) и регистра 3 (четырехкратного делителя), При отрицательном результате сравнения бит с весом "4 текущейтетрады частного равен нулю. Вычитание четырехкратного делителя из очередного остатка не производится,Блок 5 управления формирует сигналына выходах 13 и 12. По сигналу 13 врегистре 3 выполняется- деление егосодержимого на два (к концу тактав нем фиксируется двухкратный делитель), По сигналу 12 производитсясдвиг содержимого младшей тетрадырегистра цастного на один бит в сторону старших разрядов, В младший битрегистра 2 при этом заносится нуль,При положительном результате сравнения (единица на выходе схемы 6 сравнения), как следует из (1), текущая десятицная цифра частного равна "3" (0011), "4" (0100), "5" (0101), "6" (0110) или "7 и (0111), В этом случае блок .5 управления помимо сигнааов на выходах 13 и 12 формирует сигнал на выходе 7, по которому в сумматоре 1 из его содержимого вычитается содержимое регистра 3, Знак результата вычитания поступает на входы знака 9, 16 блока 5 управления.Третий такт выполняется аналогично второму, Блок 5 управления анализирует знак остатка, поступающий наего входы 9, 16, Если он положителен(вход 9) и на предыдущем такте выполнялось вычитание, то, следовательно,предыдущий остаток был больше четы" .рехкратного делителя, т.е, бит с весом "4" текущей тетрады частного ра"вен единице. Поэтому блок 5 управления формирует сигнал на выходе 11,пю которому младший бит регистра 2 1 Очастного устанавливается в единицу.Одновременно схема 6 сравненияанализирует содержимое старших раз-.рядов остатка и регистра 3 (двухкратного делителя), При отрицательном 5результате сравнения вычитание двух"кратного делителя из очередного ос"татка не производится. Блок 5 управле"ния формирует сигналы на выходах 13и 12, По сигналу 13 в регистре 3 вы 20полняется деление его содержимогона два (к концу такта в нем формируется однократный делитель), Посигналу 12 содержимое младшей тетрады регистра 2 сдвигается на один 25бит в сторону старших разрядов,При положительном результате сравнения (признак на выходе схемы 6сравнения равен единице), как следует из (1), значение в двух младших З 0битах текущей тетрады частного равно01, 1 О или 11. В этом случае помимосигналов на выходах 13 и 12 блок 5управления формирует сигнал на выходе 7. По этому сигналу в сумматоре 1 35из его содержимого вычитается содержимое регистра 3 (двухкратный делитель),Знак результата вычитания поступа"ет на входы знака 9, 16 блока 5 управления.Четвертый такт выполняется аналогично. Блок 5 управления анализируетзнак на входах 9, 16, Если он положителен и на предыдущем такте выпол" 45нялось вычитание, то предыдущий остаток был больше двухкратного дели-.теля, т,е. бит с весом "2" текущейтетрады частного равен единице, Поэтому по сигналу на выходе 11 блока 5управления младший бит регистра 2устанавливается в единицу,Одновременно схема 6 анализирует старшие разряды остатка и однократ" ного делителя. При положительном ре зультате сравнения блок 5 управления формирует сигнал на выходе 7, по которому в сумматоре 1 из его содержимого вычитается содержимое регистра 3(однократный делитель), В это же вре"мя появляется сигнал на выходе 12,по которому содержимое младшей тетрады регистра 2 сдвигается на одинбит влево.Сигнал на выходе 14 блока 5 управления на четвертом такте не Фор"мируется. Поэтому к концу данноготакта в регистре 3 сохраняется од"нократный делитель,На этом цикл определения знанения текущей тетрады частного оканчивается,На пятом такте блок 5 управленияанализирует знак на входах 9, 16.Если сигнал поступил на вход 9 и напредыдущем такте выполнялось вычитание, то, следовательно, бит с весом "1" текущей,тетрады частного ра"вен единице, Поэтому на выходе 11блока 5 управления появляется . сигнал, по которому младший бит регистра 2 устанавливается в единицу. Такимобразом, в младшей тетраде регистра2 сформировалось значение тетрадычастного в коде 8-4-2-1.По сигналу на выходе 10 блока 5управления содержимое регистра 2частного и сумматора 1 сдвигается натетраду в сторону старших разрядов.При этом в младшей тетраде регистра 2устанавливается нуль. Одновременно,если на вход 9 блока 5 управленияпришел сигнал, то появляется сигнална выходе 14, По этому сигналу в регистр 3 принимается восьмикратный делитель иэ регистра 4.Устройство начинает отработку сле"дущей тетрады частного.Рассмотрим теперь работу устройства для случая, когда при определениитекущей тетрады частного в результатеодного иэ тактов вычитания в сумматоре 1 образовался отрицательный оста"ток(до этого момента такая тетрадаотрабатывалась аналогично). В этом случае нет необходимости в дальнейшем определении битов текущей тетрады частного, Как следует из (1), если при вычитании К-кратного делителя в сумматоре 1 получился отрицательный остаток, то текущий бит данной тетрады частного равен нулю, а последующая группа из опК битов данной тетрады равна 11, . 1(К). При определении значения данной тетрады частного следует учесть значение ее стар10118 щим образом. 35 5 13ших. битов, сформированные до полуцения отрицательного остатка. Так, если отрицательный остаток получился при вычитании восьмикратного делителя (8 А), то тетрада частного равна 0111 ("7"); четырехкратного делителя (ЬА). - 011 (н 3 н), двухкратного делителя " ВЗВд 01, однократного делителя- . В 8 В 4 ВО, Здесь В" значения битов с весом 1 текущей тетрады частного, 10 сформированные до получения в сумматоре 1 отрицательного остатка.Очевидно, что отрицательный остаток в результате вычитания может появиться лишь в том случае, когда со" 15 держимое десятичных. разрядов с весом 0, 10 ", 10 " сумматора 1 и регист-, ра 3 совпадает (результат сравнения на выходе схемы 6 сравнения был положительным), т.е, выполняется условие 20КА Ъ О, .а величина 1 (см. выражение (13 отрицательна. В этом случае, как следует из (18), значение остатка по абсолютной велицине мень" ше 0,1 А. 25Поэтому сдвинутый на тетраду влево отрицательный остаток по модулю оказы" вается меньше делителя А. В связи с. этим программа определения следующей тетрады частного, формируемой из Зо отрицательного остатка, может быть заранее предсказана:С 1 = -С + 8 А О;С, =С,- Иа;(20)С = С " 2 АС 4 =СЗ-А)0;где Со - отрицательный остаток, полученный в ходе определения предыдущей -ой тетрады частного; С остатки, Формируемые на 1-ом такте 4 О определения текущей тетрады частного.Поскольку все эти остатки заведомо положительны, то цифра частного равна 1111. Легко показать, что если к началу определения очередной тет раты частного остаток отрицателен, то цифра десятичного частного, сформированная в результате сложений (аычитаний), превышает истинную на юесть, Исходя из этого, истинная циф- ра цастного в данном случае равна .1111 " 0110 = 1001 ("9")Анализ последовательности действий (20) показывает, что она эквивалентна одному действиюСо(ф- ) = СоуА . (2")Таким образом, если в ходе деления двоично"десятичных чисел в сум 73 1 ч маторе 1 получен отрицательный оста-ток, то цикл отработки следущей тетрады частного сводится к формированию и прибавлению делителя и отрицательному остатку и к установке в младшей тетраде регистра 2 кода 1001. Для формирования делителя может быть использовано кратное, полученное в регистре 3 к моменту получения отрицательного остатка в сумматоре 1,После получения отрицательного остатка устройство работает следуюТетрада частного, в ходе определения которой получен отрицательный остаток, отрабатывается, как и в предыдущем случае, за четыре такта. Но действия в сумматоре 1 после получения отрицательного остатка не выполняются,Блок 5 управления анализирует знак на входах 9, 16, Если он отри.- цателен (если сигнал на входе 16) и на предыдущем такте выполнялось вычитание К"кратного делителя, то бит с весом К текущей тетрады частного равен нулю. Сигнал на выходе 11 блока 5 управления не появляется. Поэтому младший бит регистра 2 оста" ется в нуле. По сигналу 12 содержимое младшей тетрады регистра 2 сдвигается на бит влево.На следующих тактах отработки текущей тетрады частного блок 5 управ" ления формирует сигналы на выходах 11 и 12, По сигналу 11 в младший бит регистра 2 устанавливается единица. По сигналу 12 содержимое младшей тетрады регистра 2 сдвигается на бит вле во. Кроме того, на первых трех тактах отработки текущей тетрады на выходе 13 блока 5 управления появляется сигнал, обеспечивающий деление содержи- мого регистра 3 на два. Поэтому к началу четвертого такта в регистре 3 фиксируется однократный делитель. На этом отработка текущей тетрады частного оканчивается. На пятом такте формируются сигналына выходах 11, 10 блока управления,По сигналу 11 в младший бит регистра 2 устанавливается единица, По сигналу 10 содержимое регистра 2 и сумматора 1 сдвигается на тетраду влево,При этом в младшей тетраде регистра2 устанавливается нуль,1048473 50 55 15На шестом такте отрабатывается следующая тетрада частного (тетрада, получаемая из отрицательного остатка в сумматоре 1), Заранее известно, что ее значение равно "9" (,1001). Поэтому на шестом такте блок 5 уп- равления формирует сигнал на выходе 8. По данному сигналу в соответствии с (21) в сумматоре 1 выполняется сложение его содержимого с содержимым 10 регистра 3 (однократным делителем). При этом в сумматоре 1 формируется положительный остаток. Кроме, того, сигнал с выхода 8 поступает на вход установки девяти младшей тетрады ре гистра 2 частного, обеспечивая установку в данной тетраде кода 1001,На седьмом такте блок 5 управле" ния формирует сигналы на выходах.14, 10. По сигналу .14 в регистр 320 принимается восьмикратный делитель из регистра 4, По сигналу 10 в сумматоре 1 и регистре 2 частного выполняется сдвиг на тетраду влево.Устройство переходит к следующему 25 циклу - определению следующей тетрады частного, Данная тетрада отыскивается аналогично указанному для случая, когда к началу ее определения остаток в сумматоре 1 положителен, зО Деление считается законченным по за-. вершению и-го цикла.Блок 5 управления работает следующим образом, В исходном состоянии счетчик 19 установлен в нуль (потен циал на первом выходе счетчика), Триггер 20 также установлен в нуль, Каждому такту деления соответствует определенное состояние счетчика 19. После выполнения каждого такта к содер жимому счетчика 19 прибавляется единица и счетчик 19 переходит в следующее состояние, соответствующее следующему такту деления. Четырем тактам отработки тетрады частного, формируемой на основании положительного остатка, соответст" вуют потенциалы на первом - четвер том выходах счетчика 19 (состояния счетчика 000 + 011), такту сдвига- потенциал на пятом выходе (100 в . счетчике), такту сложения при формировании тетрады частного из отрицательного остатка - потенцил на шестом выходе (101 в счетчике), такту сдвига после отработки такой тетрады " потенциал на седьмом выходе (110 в счетчике),На каждом такте выход признакасхемы 6 сравнения поступает на вход15 блока 5 управления, выходы знаков сумматора 1 - на входы 9, 16На первом-четвертом тактах отработки очередной тетрады частного(потенциал на первом-четвертом выхо"дах счетчика 19 соответственно) при"сутствует сигнал н а выходе ИЛИ 29,на первом-третьем тактах - на выходе ИЛИ 30, Если на вход 15 блока. 5управления пришел положительный ре"зультат сравнения (единица) и остатокв сумматоре 1 положителен (потенциална входе 9), то по приходу стробирующего сигнала с выхода делителя 18частоты на выходе элемента И 22 появляется сигнал, поступающий на выход 7 управления вычитанием блока 5управления. Данный сигнал поступаетна установочный вход триггера 20,Поэтому к началу следующего тактатриггер 20 устанавливается в единицу,Кроме того, сигнал с выхода 7 про.ходит на выход элемента 34 ИЛИ. Еслисигнал на выходе 7 (или 8) не появ"ляется (потенциал на выходе элемента40 ИЛИ-НЕ), то на выход элемента34 ИЛИ проходит сигнал с выхода генератора 17 импульсов, прошедший через элемент 28 И,Таким образом,. на выходе элемента 34 ИЛИ появляется сигнал с перио"дом, соответствующим периоду генератора 17 импульсов, если сложение(вычитание) в сумматоре 1 не произ"водится, или с периодом, соответствующим периоду делителя 18 частоты,если выполняется сложение (вычита"ние). Период импульсов на выходе генератора соответствует длительности такта преобразования (деления на два) в регистре 3 Период импульсов на выходе делителя 18 частоты соответствует длительности такта сложения/вы" читания. в сумматоре 1.Делитель 18 частоты может быть реализован, например, на базе двоич" ного счетчика, на счетный вход ко" торого поступают импульсы с выхода генератора 17. Выходом делителя 18 частоты может быть один из выходов счетчика.в зависимости от соотношения длительностей сложения/вычитания и деления на два, Если, например, длительность сложения/вычитания превышает длительность деления на два