Устройство для приема и обнаружения комбинации двоичных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 48 14 09) 8 С 19/28 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАН Н АВТОРСНО ЗОБРЕТЕНИ ТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ПРИЕМАЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ(57) Изобретение относитсяи может бьггь использованоствах обработки дискретныхдля обнаружения составнойпри независимом моменте еев потоке двоичных сигналов тельство ССС С 19/28, 198 И ииф1429148 Адрес ячейка ланятц собержиное ячейкипамяти ло разрядам7 РУВ 765432 70 РОО 7 7 70 1 1 1 7 00170 7 РРР 77 о ат ооп 2 00011 111 17 1 007 00000000 0770077 1777%- 3 Л" 2 Разряды масок и эталоиоб Признан маски, эгпалона 1) рисунок окончания алФабита частичнойхомбинации 1) нак окончания алрабитоб сосюабноц коиаинтри (1) ю,7 Составитель Н.ФокиТехред А.Кравчук ор О.Кравцо Редактор А.Воро Тираж 558 ВНИИПИ Государст по делам изоб 035, Москва, ЖЗаказ 512 иного тений оизводственно-полиграфическое предприятие, г, Ужгород, ул ктн Оаа 1117 71 70001 1 100 011000171 71 7 7 О 7111 100 7 1 7 000Вназначенце содержцноео ячецкц памяти йагка пербоц частичной комбинацииЭталон а пербой частцчноц комбинацииЭталон а, ц конец алОоабита лербойчагтцчноц комбинации Магка бтороц частцчнац комбинацииЭталон а, бторай частичной коноинацииЗталон а ц конец, алрабита бтаройчастичной комбинации Маска эталона а., Б-й частичнойкомбинации3Эталон а, ь-й частичной комбинацииюжина эталона а Ь-й чостичноОкомбинацииЭталон а и конец ал(робита 8-дчастичной комбинации Подпискомитета ССи открытийкая наб., д1429148 Зованной из частичных комбинаций,лучайно выбираемых иэ алфавитов.ель изобретения - повышение инфорМативности устройства путем уменьшеНия объема данных, загружаемых в устройство для приема и обнаружения комбинации двоичных сигналов, за счет программирования таблиц корреляционных кодов в блоке памяти 6 ,программатором 17. Дпя настройки уст,ройства на прием и обнаружение составной комбинации двоичных сигналов, ,образованной из частичных комбинаций, ,случайно выбираемых из алфавитов ,комбинаций известного вида, от внешнего устройства требуется загрузка , только алфавитов частичных комбинаций в блок памяти 16, объем которых существенно меньше объема корреляционных таблиц. Таблицы корреляционных кодов формируются программатором 17 путем сравнения методом максимального правдоподобия всех разрядных двоИзобретение относится к связи иможет использоваться в устройствахобработки дискретных сообщений дляобнаружения составной комбинации принеизвестном моменте ее прихода в по" токе двоичных сигналов и образованной из частичных комбинаций, случайно выбираемых из алфавитов комбинаций известного вида, и является усовершенствованием устройства по авт.св. Р 1156110.Целью изобретения является повышение информативности устройства путем уменьшения объема загружаемых данных.Основное устройство анализирует поток двоичных сигналов, сопровождаемых тактовыми импульсами и в каждом тактовом интервале вычисляет число информационных позиций, на которых выборочная комбинация совпадает с эталоном, т.е. с подлежащей обнаружению комбинацией, Принимаемые двоичные сигналы записываются в первый блок памяти таким образом, что последний в каждом тактовом интервале содержит 5 1015 20 25 ичных наборов слова выборочной комбинации с эталонами алфавита частичнойкомбинации. В рабочем режиме кодыслов выборочной комбинации, формируемых из потока принимаемых двоичныхсигналов "0", "1",блоком памяти 1,регистром 2, триггером Э и коммутатором 4 поступают через коммутатор 5вместе с кодом номера слова выборочной комбинации из счетчика 8 на адресные входы блока памяти 6 и считывают на его выходы корреляционноечисло, равное числу информационныхпозиций, на которых слово выборочной комбинации совпадает с наиболееблизким эталоном соответствующегоалфавита частичной комбинации. Решение об обнаружении составной комбинации принимается пороговым элементом12, если сумма корреляционных чиселдля всех слов выборочной комбинации,накопленная сумматором 10,не меньшезаданногопорога. 1 з.п. ф-лы,7 кл,И-разрядную выборочную комбинацию, образованную двоичными сигналами,принятыми в данном и в И-м предыдущих тактовых интервалах (Х - длина эталона), Выборочная комбинация хранится в первом блоке памяти пш-разрядными словами, причем Б = ош.В течение тактового интервала (интервал между соседними тактовыми импульсами) слова выборочной комбинации последовательно считываются на выход первого блока памяти и через второй коммутатор поступают на младшие адресные входы второго блока памяти, на старшие адресные входы которого через второй коммутатор поступает код номера слова выборочной комбинации с выходов первого счетчика адреса, Ячейки второго блока памяти разбиты на о таблиц корреляционных кодов, при этом адрес таблицы задается кодом номера слова выборочной комбинации, а адрес ячейки внутри таблицы - кодом самого слова,Выбираемая таким образом ячейка второго блока памяти сопержит кодз 1429 числа информационных позиций, на которых слово выборочной комбинации совпадает с соответствующим словом эталона. Сумматор совместно с вторым регистром накапливает сумму этих чисел. После обработки в течение тактового интервала о слов выборочной комбинации второй регистр содержит 1число, равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не меньше порогового числа в третьем (пороговом) регистре, на выходе порогового элемента форми" руется сигнал обнаружения комбинации.Аналогичным образом в следующем тактовом интервале производится сравнение эталона с новой выборочной комбинацией и формирование сигнала обнаружения. Образование, хранение и считывание слов выборочной комбинации осуществляется первым блоком памяти с помощью первого регистра,триггера, первого коммутатора и первого счетчика адреса под управлением выходных сигналов хрониэатора, Данные элементы устройства в совокупности эквивалентны регистру сдвига.Для обнаружения составной комбинации,. образованной Ьп-.разряднымичастичными комбинациями, случайно выбираемыми из алфавитов комбинаций известного вида, число разрядов ячеек первого блока памяти задается рав. ным .числу разрядов частичной комбинации, а в каждую ячейку второго блока памяти записывается число, равное числу информационных позиций, на которых слово выборочной комбинации, соответствующее ячейке второго блока памяти, совпадает с наиболее сходной с ним комбинацией (эталоном) алфавитаПри этом обнаружение составной комбинации осуществляется принятием решения о приеме частичных комбинаций по методу максимального правдоподобия.Данные для настройки устройства на другую комбинацию загружаются внешним устройством по алгоритму: начальная установка в ноль второго счетчика адреоа; установка слова данных на входе данных второго блока памяти; запись слова данных во второй блок . памяти подачей импульса на его вход записи, Далее при последовательном: наращивании содержимого второго счет-; чика адреса аналогичным образом за 148 писываются остальные слова данных вовторой блок памяти.Недостатком данного устройства является большой объем данных, загружаемых в него из внешнего устройства.Объем загружаемых данных для комбинации, состоящей из Ьш-разрядных час-тичных комбинаций, равен ЯЬ 2 бит1 О (Б - число разрядов двоичного кодачисла ш), так как для каждой частичной комбинации требуется хранить вовтором блоке памяти результаты сравнения эталона частичной комбинации со15 всеми 2 двоичньпки наборами слова вь 3- борочной комбинации.Например,для Ь 8,ш = 8 (практически не очень большая длина составной комбинации) объем загружаеиых данных равен 4 8"22 О = 8192 бита, Внешнее устройство, на-пример микроЗВМ, должно иметь догол"нительную память для хранения указанного объема данных и затрачивать машинное время для загрузки последних25 в устройство приема и обнаружениякомбинации двоичных сигналов.На фиг,1 приведена структурнаясхема предлагаемого устройства; нафиг.2 - структурная схема программаЗ 0 тора; на фиг.3 - временные диаграммывходных двоичных сигналов и тактовыхимпульсов; на фиг,4. - пример содер"жимого ячеек блока 1 памяти;на фиг.5 временные диаграммы управляющих сигналов хронизатора; на фиг.6 - примерреализации составной комбинации двоичных сигналов; на фнг.7 - расположение масок и эталонов частичныхкомбинаций в блоке 16 памяти.40 Устройство для приема и обнаруже ния комбинации двоичных сигналов50, элементы И 51-53, элементы И-НЕ54 и 55, распределитель 56,Устройство для приема и обнаружения комбинации двоичных сигналов работает следующим образом.В рабочем режиме устройство анализирует поток принимаемых двоичныхсигналов (фиг.За), сопровождаемыхтактовыми импульсами (фиг.Зб), в каж Одом тактовом интервале (интервалмежду соседними тактовыми импульса"ми) вычисляет корреляционное число,равное числу информационных позиций,на которых выборочная комбинация 15совпадает с эталоном (вариантом составной комбинации), и формирует ре шение об обнаружении комбинации, если это число не меньше порога. Приэтом обнаружение составной комбинации осуществляется путем сравненияслов выборочной комбинации с алфавитом частичных комбинаций и принятиярешения о приеме каждой частичнойкомбинации по методу, максимального 25правдоподобия.,Составная комбинация на передающей стороне представляет собой последовательность Ь ЬЬчастичныхкомбинаций (фиг.б), при этом -я час В1тичная комбинация (1 = 1, 2 Ь),случайным образом выбирается из .алфавитаа. , а , ,а 1 объемом 1.1частичных комбинаций известного ви 35да, т.е. Ь; 6 а; а;аВсе частичные комбинации имеютодинаковую длину (число разрядов) ш,поэтому все реализации (варианты) составной. комбинации имеют одинаковую40длину М,= шЬ. Часть из ш позиций(разрядов) может быть неинформационной для устройства и должна исклю-,чаться из анализа,Принимаемые двоичные сигналы в ви 45де последовательности элементарныхпосылок "О", "1" (фиг.За) поступаютпо входу 22 на вход коммутатора 4. Повходу 23 на вход хронизатора 7, вход. установки "О" счетчика адреса 8 и регистра 11 поступают синхронизированные с двоичными сигналами тактовыеимпульсы (фиг.Зб). Очередной тактовыйимпульс устанавливает в ноль счетчикадреса 8, регистр 11 и запускает хронизатор 7, который в ответ на такто"вый импульс вырабатывает в интервалемежду соседними тактовыми импульсами (фиг.Зб, 5 а) следующие управляющие сигналы; первую пачку из Ь импульсов (фиг.56); вторую пачку из Ь импульсов (фиг.5 в), задержанную относительно первой пачки; третью пачку из Ь импульсов (фиг.5 г), задержанную относительно второй пачки; импульс ввода принимаемого двоичного сигнала (фиг.5 д);импульс считывания (фиг,5 е). Указанные управляющие сигналы формируются соответственно на первом-пятом выходах хронизатора 7 из синхроимпульсов, поступающих по синхровходу 24.Блок 1 памяти, регистр 2, триггер 3 и коммутатор 4 обеспечивают хранение и считывание И-разрядной выборочной комбинации образованной двоичными сигналами, принятыми в данном и в М-м предыдущих тактовых интервалах, Эта комбинация упакована в блоке 1 памяти Ь ш-разрядными словами, .нумерация которых возрастает в направлении к прошлому времени, а в словах старшим разрядам соответствуют более старые двоичные сигналы. Для примера на фиг.4 показано содержимое блока 1 памяти в интервалы времени Сг С г 1 +, С с(, в случае 16"разрядной выборочной комбинации, упакованной четырьмя четырехразрядными словами (на фиг.4 через Я(1) обозначен двоичный сигнал в момент времени с ). Слова размещаются в ячейках памяти с адресами О, 1;Ь.Чтение слов выборочной комбинации осуществляется кодами с выходов счетчика 8 адреса,. поступающими .на адресные входы блока 1 памяти. Первым в тактовом интервале считывается первое слово после установки в ноль счетчика 8 адреса, остальные слова считываются при последовательном наращивании иа единицу его содержимого импульсами третьей пачки (фиг.5 г), поступающими на суммирующий вход счетчика 8 адреса с третьего выхода хронизатора 7. После того, как считываемое слово установится на выходах блока 1 памяти, импульс первой пачки (фиг,5 б) с первого выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации, в триггер 3 - содержимое старшего разряда с выхода регистра 2, за 1429148писанное в него из старшего разряда предыдущей ячейки блока 1 памяти в предыдущем тактовом интервале. Следующий затем импульс второй пачки (фиг,5 в) с второго выхода хронизатора 7 поступает на вход записи блока 1 памяти и записывает в него по тому же адресу слово выборочной комбинации со сдвинутыми по направлению к старшим разрядам двоичными сигна;лами, так как выход коммутатора 4 соединен с младшим разрядом входов данных блока 1 памяти, остацьные разряды входов данных блоков 1 памя ти соединены с выходами регистра 2 с перекосом на один разряд в сторону его младших разрядов.В младший разряд первого слова записывается принимаемый в данном тактовом интер вале двоичный сигнал, проходящий с информационного входа 22 на выход коммутатора 4 благодаря наличию на его управляющем входе импульса ввода (фиг.5 д) с четвертого выхода хро низатора 7, а в младший разряд ос-. тальных слов - содержимое старшего разряда предыдущего слова, поступающее. с выхода триггера на выход коммутатора 4. Этим обеспечивается сдвиг 30 выборочной комбинации на один бит в направлении к новому двоичному сигналу.Каждое слово выборочной комбинации поступает на младшие Разряды пер вых входов коммутатора 5, на старшие разряды его первых входов поступают коды с выходов счетчика 8 адреса. В рабочем режиме на управляющем входе коммутатора 5 присутствует сигнал ло гического "0", задающий режим соединения первых входов коммутатора 4 с его выходами. В результате на адресные входы блока 6 памяти поступает код, младшими разрядами которого яв ляется код слова выборочной комбинации, старшими разрядами - код номера этого слова. Ячейки блока 6 памяти образуют Ь таблиц корреляционных кодов, при этом номеру таблицы соответствует номер частичной комбинации, а ячейки внутри таблицы содержат числа информационных позиций, на которых слово выборочной комбинации совпадает с наиболее близким к нему эталоном алфавита частичной комбинации. В результате на выходы блока 6 памяти считывается код числа информационных позиций, на которых д-. е слоГво выборочной комбинации (1 = 1, 2. И совпадает с наиболее близким к нему эталоном алфавита 1-й частичной комбинации. Например, для эталонов 101 Х 0011, 010 Х 1100 алфави" та частичной комбинации (символ Х означает неинформационную позицию, исключаемую из анализа) для слова10100011 выборочной комбинации на выход блока 6 памяти считывается код числа 7, для слова 01011100 выборочной комбинации - также код числа 7 (указанные слова совпадают с соответствующими эталонами алфавита на всех семи информационных позициях), а для слова 10101100 выборочной комбинации - код числа 4, так как это слово совпадает с наиболее близким к нему вторым элементом на четырех информационных позициях.Сумматор 10 суммирует двоичные числа с выходов блока 6 памяти и ре гистра 11. По окончании суммирования импульс третьей пачки (фиг.5 г) с третьего выхода хронизатора 7 по" ступает на тактовый вход регистра 11 и записывает в него содержимое сумматора 10.После обработки 1. слов выборочной комбинации регистр 11 содержит число, равное числу информационных позиций, на которых выборочная комбинация совпадает с наиболее близкими к ней эталонами алфавитов частичных комбинаций. Если это число не меньше порогового числа, содержа"щегося в регистре 13, то импульс считывания (фиг .5 е) с пятого выходахронизатора 7, поступающий на стробирующий вход порогового элемента12,считывает на выход 31 устройстварешение об обнаружении составной комбинации. Решение считывается через элемент И 19, который в рабочем режиме открыт сигналом логической "1", с инверсного выхода триггера 21. По окончании последнего импульса второй пачки (фиг,5 в) блок 1 памяти содержит выборочную комбинацию на один бит в направлении к новому двоичному сигналу (фиг.4).Аналогичным образом осуществляются анализ выборочных комбинаций и принятие решений об обнаружении составной комбинации в последующих тактовых иНтервалах.Перестройка устройства на другую составную комбинацию осуществляется35 программированием блока б памяти.Дляэтого сначала,не прерывая рабочийрежим устройства, в блок 16 памятизагружают маски и эталоны алфави 5 тов частичных комбинаций, затем программатор 17 формирует таблицы корреляционных кодов и загружает ихв блок б,памяти (маска служит дляуказания информационных позиций частичной комбинации: на информационной позиции разряд маски содержит,частичных комбинаций внешнее уст, ройство (не показано) устанавливает на управляющем входе 30 команду, загрузки в виде импульса логическо, го 0", которая ,поступает на вход 20установки "0" триггера 21 непосредственно и счетчика 15 адреса черезэлемент И 18 (последний для сигна,лов логического "О" выполняет Функцию элемента ИЛИ), устанавливая их 25в состояние "0", Сигнал логического"0" с прямого выхода триггера 21 поступает на управляющий вход коммутатора 14 и переводит .последний в режим связи его выхода с первым управ" 30ляющим входом 27, После этого внешнее устройство осуществляет загрузку данных в блок 16 памяти по алгоритму: установка данных на входах25 данных, соединенных с входамиданных блока 16 памяти; запись вблок 16 памяти подачей на его входзаписи импульса записи по второмууправляющему входу 28 (данные записываются в ячейку с адресом, равнымсодержимому счетчика 15 адреса, выходами соединенного с адресными входами блока 16 памяти); увеличение наединицу адреса ячейки блока 16 памяти подачей импульса по управляющему входу 27 через коммутатор 14 на:.суммирующий вход счетчика 15 адреса.Далее указанные шаги алгоритма повторяются до окончания загрузки.Структура и Формат данных, содержащихся в блоке 16 памяти, приведены на фиг.7 для ш = 8 (для сравненияна фиг.б показана соответствующаяфиг.7 составная комбинация а ,а а 1 в потоке принимаемых двоичных сигналов). Данные располагаются в ячейках с адресами от 0 до Ю,-1,где И - сумма чисел масок и эталоновалфавитов частичных комбинаций. Разряды 0-7 (в общем случае от 0 до ш) являются разрядами масок и эталонов, разряд 8 (в общем случае ш) содержит признак маски (в разряде логический 0) или эталона (в разряде логическая "1"), Разряд 9 (в общем случае ш+1) содержит признак продолжения (в разряде логический "0") или окончания (в разряде логическая "1") алфавита частичной комбинации. Разряд 10 (в общем случае ш+2) содержит признак продолжения или окончания алфавитов составной комбинации (в разряде соответственно логический "0" или ), Дпя каждой частичной комбинации первой следует маска, затем эталоны ее алфавита. Возможен случай, когда отдельным эталонам может предшествовать своя маска (содержи" мое для Ь-й частичной комбинации на фиг.7), или маска может быть одна для всех частичных комбинаций. Разряды маски, отвечающие информационной или неинформационной позициям, содержат соответственно логическую "1" или логический "0". Число входов данных (выходов) блока 16 памяти равно ш+3, число его адресных входов равно числу разрядов двоичного кода числа ш,Для программирования таблиц корреляционных кодов внешнее устройство устанавливает на управляющем входе "29 команду пуска в виде импульса логического "0", которая поступает на вход установки "1". триггера 21 непосредственно, устанавливая его в состояние "1", и на вход установки "О" счетчиков 9 и 15 адреса через элемент И 18, устанавливая счетчики 9 и 15 адреса в состояние "0". Сигнал логической "1" с прямого выхода триггера 21 поступает на управляющий вход коммутатора 14 и переводит последний в режим связи его выхода с выходом 35 программатора 17. Сигнал логического "0" с инверсного выхода триггера 21 закрывает элемент И 19, бло-кируя в этом случае считывание на вы-, ходе 31 ложных решений об обнаружении составной комбинации. Сигнал логической "1" с прямого выхода триг"гера 21 поступает также по входу33 в программатор 17 и запускает распределитель 56 по его установочному входу, разрешает работу счетчика 40 по его входу установки "О", открывает элементы ЗАПРЕТ 50 и И 53. При этом на выхо;се элрментон 50 и 53устанавливается сигнал логической " 1", разрешающий по входу установки "0" работу регистра 46, триггера 48 (последние и счетчик 40 установ 11 15 лены в состояние0", когда триггер 21 находился в состоянии "0"). Сигнал логической "1", с выхода элемента И 53 проходит через выход 36 на управляющий вход коммутатора 5 и 10 задает режим соединения выходов коммутатора 5 с его вторыми входами,Запущенный распределитель 56 формирует из синхроимпульсов, поступающих на его тактовый вход по синхровходу 24, три периодические последовательности распределенных во времени и пространстве импульсов, при этом первыми, вторыми и третьими следуют импульсы соответственно на 20 первом, втором и третьем выходах распределителя 56. Импульсы с его третьего выхода проходят на выход 35 и через коммутатор 14 - на суммирующийвход счетчика 15 адреса, обеспечи,вая последовательное считывание ячеек блока 16 памяти на входы 32 программатора 17, задействованные следующим образом: разряды от 0 до шподключены к соответствующим первым ,30 входам регистра 45 и первым входам элементов сравнения группы 41. 1;,41.ш, вторые входы которых соединены с соответствующими выходами счетчика 40; ш-й разряд подключен к инверсному входу элемента ЗАПРЕТ 49 для выделения признака маски и входу элемента И 51 для выделения признака эталона; (ш+1), (ш+2)-й разряд подключен соответственно к 40 третьему и второму входам данных регистра 47 для запоминания и выделения элементами И 52 и И-НЕ 54 признака окончания алфавита частичной комбинации, элементом И-НЕ 54 - при знака окончания алфавитов составнойкомбинации.Процессы программирования протекают следующим образом. Первой из ячейки с адресом О блока 1 б памяти считывается маска (фиг,7), при 50 знак которой открывает элемент 49 ЗАПРЕТ. Маска записывается в регистр 45 импульсом, поступающим на его второй вход с первого выхода распределителя 56 через элемент ЗА 55 ПРЕТ 49. Импульс с третьего выхода распределителя 56 увеличивает на единицу содержимое счетчика 15 адреса, обеспечивающего считывание из блока 6 памяти первого эталона первой частичной комбинации, который сравнивается в поразрядных элементах сравнения группы 41.141.ш с содержимым счетчика 40 (в данном случае с числом О), имитирующим слово выборочной комбинации, На выходе каждого из указанных элементов сравнения формируетсялогическая "1" при совпадении и логический "О" при несовпадении содержимого сравниваемых разрядов слова выборочной комбинации и эталона частичной комбинации. Результаты сравнения поступают на первые входы поразрядных элементов группы И 42.142.ш, на вторые входы которых поступает маска с выходов регистра 45. Маскированнье результаты сравнения суммруются сумматором 43, формирующим на своих выходах код числа информационных позиций, на которых слово выборочной ксмбинации совпадает с эталоном частичной комбинации. Если это число больше числа О в регистре 46, то блок 44 сравнения, на входы которого подключены выходы су- матора 43 и регистра 46, формирует сигнал логической "1", поступаюший наинформационный вход триггера 48. Этот сигнал записывается в триггер 48 в момент псступления на его тактовый вход через элемент И 51 импульса с первого выхода распределителя 56. Возикаюшй при этом положительный перепад напряжения на прямом выходе триггера 48 воздействует на тактовый вход регистра 46 и записывает в него код числа, поступающего с выходов сумматора 43 на информационные входы регистра 46. Следующий затем импульс с второго выхода распредеителя 56 инвертируется элементом ЗАПРЕТ 50 и устанавливает в "0" триггер 48.Следующий затем импульс с третье-, го выхода расгределителя 56 снова увеличивает на единицу содержимое счетчика 15 адреса, обеспечивающего считывание из блока 16 памяти второго эталона первой частичной комбинации, который аналогичным образом сравнивается с тем же словом выборочноч комбинации. Если при этом окажется, что второй эталон более сходен со словом выборочной комбинации чем первый эталон, то в регистр 46 записывается код числа информационных позиций, на которых слово выбо 1429148 14рочной комбинации совпадает с вторым эталоном первой частичной комбинации (запись в регистр 46 производится с помощью импульса с первого выхода распределителя 56 описанным образом), Если считываемый эталон является последним в алфавите ,первой частичной комбинации, то его признак запиаывается в регистр 47 в момент действия на его тактовом входе импульса с первого выхода распределителя 56 и открывает элементы ,И 52, И-НЕ 54. Следующий затем импульс с второго выхода распредели" .,теля 56 проходит через элемент И 52 и выход 39 на вход записи блока 6 ,памяти и записывает в него содержи,мое регистра 46, выходы которого через выходы 38 подключены к входам ,данных блока б памяти, Запись произ,водится по адресу, который поступа,ет через коммутатор 5 с его вторых входов на адресные входы блока 6 памяти, Этот адрес задается кодом слова выборочной комбинации и кодом но- мера выборочной комбинации, поступающими с выходов счетчика 40 и счетчика 9 адреса соответственно на младшие и старшие разряды вторых входов коммутатора 5, и равен нулю для первой частичной комбинации. Следующий затем импульс с третьего выхода распределителя 56 инвертируется элементом И-НЕ 54, проходит через элемент И 53 на вход установки "0" регистра 46 и сбрасывает его в "0", проходит через выход 36 на суммирующий вход счетчика 9 адреса и увеличивает его содержимое на единицу.Аналогичным образом производятся сравнение того же слова выборочной комбинации с алфавитом второй частичной комбинации и запись во вторую таблицу корреляционных кодов числа информационных позиций, на которых это слово совпадает с наиболее близким к нему эталоном из алфавита второй частичной комбинации.После сравнения данного слова выборочной комбинации с алфавитом последней частичной комбинации признак окончания алфавитов составной комбинации записывается в регистр 47 в момент действия на его тактовом входе импульса с первого выхода распределителя 56 и открывает элемент И-НЕ 55Импульс с третьего выхода распределителя 56 проходит через эле 5 10 жения комбинации двоичных сигналов поавт.св. В 1156110, о т л и ч а ю - щ е е с я тем, что, с целью повышения информативности путем уменьшения объема загружаемых данных, в него .введены программатор, третий блок памяти, третий счетчик, третий коммутатор, второй триггер, элемент НЕ, первый и второй элементы И, первый вход хронизатора объединен с первым вхо" дом программатора, объединенные первый вход второго счетчика и первый вход второго коммутатора подключены к первому выходу программатора, второй вход второго счетчика объединен с первым входом третьего счетчика и соединен с выходом первого элементаИ, вторые выходы программатора являются седьмыми входами устройства,тре 15 20 25 30 35 мент И.-НЕ 55 на суммирующий входсчетчика 40 и увеличивает его содержимое на единицу, проходит через выход 34, элемент И 18 на вход установки "О" счетчиков 9 и 15 адреса исбрасывает их в состояние "0". Далееаналогичным образом производятсясравнение алфавитов составной комбинации с. очередным словом выборочнойкомбинации (в данном случае с кодомчисла 1) и запись корреляционных кодов в соответствующие ячейки блока бпамяти. Программирование таблиц корреляционных кодов производится длявсех ш-разрядных двоичных наборов(слов выборочной комбинации), т.е.до переполнения счетчика 40, признаком чего является переход его старшего разряда из логической "1" в логический "0". Этот сигнал с выходастаршего разряда счетчика 40 проходитчерез элемент НЕ 20 на тактовый входтриггера 21 и записывает в него сигнал логического "О" с собственногоинформационного входа. Сигнал логического "0" с прямого выхода триггера21 переводит устройство в рабочий режим, блокируя распределитель 56 поего установочному входу, останавливаятем самым работу программатора 17.Сигнал логической "1" с инверсноговыхода триггера 21 открывает элементИ 19 для считывания на выход 31 решений об обнаружении составной комбина"ции. Формула изобретения 1. Устройство для приема и обнару 14291481 б15тьи выходы программатора являются восьмыми выходами устройства, четвертые выходы программатора подключены к соответствующим шестым входам второго коммутатора, пятый и шестой выходы программатора соединены соответственно с первыми входами пер. - вого элемента И и третьего коммутатора, старший разряд четвертых вы ходов программатора подключен через элемент НЕ к тактовому. входу второго триггера, информационный вход которого является нулевым входом устройства, прямой выход второго триг гера соединен с вторыми входами третьего коммутатора и программатора, инверсный выход подключен к первому входу второго элемента И, выход третьего коммутатора соединен с вторым 2 О входом третьего счетчика выходы которого подключены к адресным входам третьего блока памяти, выходы которого соединены с соответствующими третьими входами программатора, тре тий вход третьего коммутатора и уп" равляющий вход третьего блока памяти являются соответственно первым и вторым.управляющими входами устройства, объединенные второй вход первого эле мента И и единичный вход, второго триггера являются третьим управляющим входом устройства, третий вход первого элемента И и нулевой вход второго триггера являются четвертым управляющим входом устройства, информационные входы третьего блока памяти являются девятыми входами уст" ройства, между выходом порогового устройства и выходом устройства под О ключены второй вход и выход второго элемента И.2. Устройство по п,1; о т л и - ч а ю щ е е с я тем, что программатор содержит счетчик, группу эле ментов сравнения, группу элементов И, сумматор, блок сравнения, первый, второй и третий регистры, триггер, первый, второй и третий элементы И, первый и второй элементы И-НЕ, первый и второй элементы ЗАПРЕТ и . распределитель, первый вход которого является первым входом программатора, объединенные второй вход распределителя и первые входы счет 55 чика, второго элемента И и первого элемента ЗАПРЕТ являются вторым входом программатора, первый выход распределителя подключен к первым входам второго элемента ЗАПРЕТ, первого элемента И и третьего регистра, второй выход распределителя соединен с первым входом третьего элемента И и вторьм входом первого элемента ЗАПРЕТ, объединенные первые входы элементов сравнения группы и первого регистра, объединенные вторые входы второго элемента ЗАПРЕТ и первого элемента И, второй и третий входы третьего регистра являются третьими входами программатора, выходы второго элемента ЗАПРЕТ и первого элемента И подключены соответственно к второму входу первого регистра и первому входу триггера,первый выход третьего регистра соединен 1с вторым входом третьего элемента И и первым входом первого элемента И-НЕ, второй выход третьего регистра подключен к первому входу второго элемента И-НЕ, выходы первого элемента И-НЕ и первого элемента ЗАПРЕТ соединены соответственно с вторыми входами второго элемента И и триггера, третий вход которого подключен к выходу блока сравнения, выход второго элемента И соединен с первым входом второго регистра и является первым выходом программатора, выходы элементов сравнения группы подключены к первым входам соответствующих элементов И группы, вторые входы которых соединены с соответствующими выходами первого регистра, выходы элементов И группы подключены к соответствующим входам сумматора, выходы которого соединены с соответствующими первыы входами блока сравнения и вторыми входами второго регистра, третий вход которого подключен к выходу тригге" ра, выходы второго регистра соедине" ны с соответствующими вторыми входа" ми блока сравнения и являются вторыми выходами программатора, выход третьего элемента И является третьим выходом программатора, выходы счетчика соединены с соответствующими вторыми входами элементов сравнения. группы и являются четвертыми выходами программатора, выход второго элемента И-НЕ подключен к второму входу счетчика и является пятым выходом программатора, третий выход распределителя подключен к вторым входам первого и второго элементов И-НЕ и является шестым выходом программатора.