Спектральный анализатор случайных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) 1111 1)4 С 01 Й 1:Т" ОПИСАНИЕ ИЗОБРЕТЕНН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ АТОР СЛУЧАЙГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Домарацкий А.Н. и др. Многоцелевой статистический анализ случайных сигналов. Новосибирск: -Наука,1975, рис. 15. 17.(54) С 11 ЕКТРАЛЬНЫЙ АНАЛИЗНЫХ СИГНАЛОВ(57) Изобретение относится к областспециализированных средств вычислительной техники, предназначенных длизмерения характеристик случайныхсигналов. Может быть использованопри классификации аналоговых сигнална основе определения коэффициентовразложения спектральной плотностислучайного процесса по базисной сисме ортонормированных на интервалеО,Т 1 функций Хаара, Цель изобретения - повышение быстродействия.Для достижения поставленной целив устройство, содержащее нормали"затор 1, блок 3 умножения, блок9 управления, аналого-цифровойпреобразователь 10, блок 15 фиксирующих элементов, накапливающийсумматор 16, введены блок 4 интегра торов, блок 5 вычитателей, аналоговыйкоммутатор 8, Функциональный блок 18,масштабный блок 6, умножитель 17,блок 11 памяти, инвертор 14, масштабно-суммирующий блок 13, интегратор7, квадратор 12, блок 2 апериодических звеньев первого порядка. Достижение цели обеспечивается путемуменьшения времени измерения спектральной плотности и получения аналитического представления измеряемойфункции на основе определения коэффициентов разложения указанной функции по базисной системе ортонормированных Функций Хаара. 7 ил,"оловач Техред Л.Сердюкова Ко ектор Л.Па едакт Подписно Проектная, 4 оизводственно-полиграФическое предприятие, г каз 6030/47 Тираж ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Раомитета ССС открытийская набНзобретение относится к специализированным средствам вычислительной техники, предназначенным для измерения характеристик случайных сигналов, и может найти применение приклассификации аналоговых сигналов(например, электроэнцефалограмм, выходных сигналов СЛУ) на основе определения коэффициентов разложенияспектральной плотности случайногопроцесса по базисной системе ортонормированных на интервале О,Т функций Хаара,Цель изобретения - повышение быстродействия путем уменьшения време.ниизмерения спектральной плотностии получение аналитического представления измеряемой функции на основеопределения коэффициентов разложения указанной функции по базиснойсистеме ортонормированных функцийХаара.На фиг.1 представлена структурная схема спектрального анализатораслучайного сигнала; на фиг.2 - схема блока апериодических звеньев первого порядка, на фиг.З - схема умножителя; на фиг.4 - схема масштабногоблока; на фиг.5 - схема блока управления, на фиг.6 - схема функционального блока; на фиг.7 - временныедиаграммы работы устройства,Спектральный анализатор случайныхсигналов (фиг.1) содержит нормалиэатор 1, блок 2 апериодических звеньев первого порядка, блок 3 умножения, блок 4 интеграторов, блок 5вычитателей, масштабный блок 6,интегратор 7, аналоговый коммутатор8, блок 9 управления, аналого-цифровой преобразователь (ЛЦП) 10,блок 11 памяти, квадратор 12, масштабно-суммирующий блок 13, инвертор 14, блок 15 фиксирующих элементов, накапливающий сумматор 16, умножитель 17 и функциональный блок 18,В анализаторе последовательно соединены нормалиэатор 1, связанныйвходом с входом анализатора, а управляющим входом - с соответствующимвыходом блока 9 управления, блок 2апериодических звеньев первого порядка, блок 3 умножения, блок: 4 интеграторов, блок 5 вычитателей,аналоговый коммутатор 8, аналогоцифровой преобразователь 10, блок11 памяти, масштабный блок 6, выходкоторого подключен к второму входублока 5 вычитателеи, последовательносоединены с блоком 11 памяти, умножитель 17, накалливаюший сумматор16, блок 15 фиксирующих элементов,инвертор 14 и масштабно-суммирующийблок 13.Нормализатор 1 служит для подачианализируемого случайного сигнала навход анализатора на время наблюденияг,Т 1 и ослабления (усиления) егос целью удобства осуществления преобразования сигналов в анализаторе приопределении коэффициентов разложения спектральной плотности анализируемого процесса. Он содержит последовательно соединенные электронныйключ и масштабный усилитель, коэффи"циент передачи которого может бытьустановлен перед проведением анализа с помощью переключателя, осуществляющего изменение значений сопротивлений входного резистора и резистора цепи обратной связи усилителя.Вход и управляющий вход ключа являются соответственно входом и управляющим входом нормализатора. Выходомпоследнего является выход масштабного усилителя,Блок 2 апериодических звеньевпервого порядка состоит из наборазвеньев с постоянными времени Т.(=1,2,),выполненных в видеинвертирующих усилителей 19 и 20постоянного тока (УПТ), электронныхключей 21-25, конденсатора 26,входного регистра 27, двоичных резисторов 28-31 цепи обратной связиУПТ 19, входного резистора 32, резистора 33 цепи обратной связи УПТ 20(величины сопротивлений указанныхрезисторов одинаковые), резистор 34цепи разряда конденсатора 26 (освобождения апериодического звена отзапасенной энергии). На группу ключей 21-24 поступает обратный двоичный код, соответствующий величинеинтервала анализа сигнала Т . 50 55 1 О 15 20 25 ЗО 35 40 45 В блоке входы апериодических звеньев объединены соответственно во вход и управляющий вход блока.Выходами последнего являются выходы апериодических звеньев. Одноименные кодовые входы групп апериодических звеньев объединены в кодовые входы группы блока. Величины емкостей конденсаторов 26 выбираются в соответствии с постоянными времени Тг(з=1,2, 3 1269Блок 3 умножения содержит масштабные усилители с регулируемым во времени коэффициентом передачи, изменяющимся в зависимости от обратных двоичных кодов мгновенных значений случайного сигнала, соответствующих дискретным моментам времени с 1 =,А с 1 (с 1 = 0,1,2,3) (1)1 10 где дС=- (Й- частота следований управляющих импульсов АЦП 10 в случае получения на выходе последнего обратных двоичных кодов мгновенных значений случайного сигнала). 15Масштабные усилители блока 3 содержат неинвертирующий 35 и инвертирующий 36 УПТ, инвертор 37, электронные ключи 38-43,входной резистор 44 и двоичные резисторы 45-48 цели щ обратной связи УПТ 35, входной резистор 49 и резистор 50 цепи обратной связи УПТ 36.Блок 4 интеграторов состоит из набора интеграторов, Каждый из них 25 снабжен входом, выходом и двумя управляющими входами "Сброс" и ИнтегрированиеВходы и выходы интеграторов образуют группы соответственно входов и выходов блока 4. Одноименные управляющие входы интеграторов объединены в два управляющих входа блока 4 "Сброс" и "Интегрирование", При подаче на них управляющих сигналов производятся соответственно освобождение интеграторов от запасенной энергии и интегрирование.Блок 5 вычитателей состоит из набора вычитателей. Каждый из них содержит инвертор и сумматор на два входа, один из которых соединен с выходом инвертора. Одним входом вычитателя является вход инвертора, а другим - соответствующий вход сум матора. Выходом вычитателя служит выход сумматора. Входы и выходы вычитателей образуют группы соответственно входов и выходов блока.Масштабный блок 6 состоит из набора масштабных усилителей, (фиг.4). Каждый такой усилитель содержит неинвертирующий УПТ 51 двоичньпс резисторов 52-55, образующих входное сопротивление УПТ 51, резистор 56 цепи обратной связи УПТ, электронные ключи 57-60, а также вход, выход и группу кодовых входов. 048 4Блок управления (фиг. 5) служит для формирования управляющих сигналов (импульсов и потенциалов) и содержит блок 61 формирования сигнала "Пуск 1" (образуется при .нажатии на соответствующую кнопку передней панели блока), усилитель 62, блок 63 из последовательно соединенных схемы ИЛИ на два входа и усилителя, блок 64 из последовательно соединенных схемы ИЛИ на два входа и усилителя, высокостабильный по частоте следования импульсов задающий генератор 65, делитель 66 частоты со схемой ИЛИ на два входа, соединенной выходом с входом делителя "Установка в 0", блок 67 из последовательно соединенных схемы ИЛИ на два входа и усилителя, двоичный суммирующий счетчик 68, источник 69 эталонного напряжения, блок 70 формирования сигнала "1 уск 2" (образуется при нажатии на соответствующую кнопку передней панели блока 9), триггер 7 со схемой ИЛИ на два входа, выход которой соединен с входом установки триггера в состояние "0", блок 72 из последовательно соединенных схемы И на два входа и усилителя, блока 73 памяти, усилитель 74, элемент 75 задержки, двоичный суммирующий счетчик 76 со схемой ИЛИ на два входа, соединенной выходом с входом счетчика "Установка в 0", блок 77 из последовательно соединенных схемы ИЛИ на три входа усилителя, триггер 78 со схемой ИЛИ на два входа, соединенной выходом а входом установки триггера в состояние "0", преобразователь 79 десятичного кода в двоичный, логическую схему 80 (содержит набор схем "И" и выдает на выходе сигнал при образовании на выходах счетчика 76 двоичного кода, соответствующего величине Т),усилитель 81, блок 82 иэ последовательно соединенных схемы И на два входа и усилителя, распределитель 83 импульсов, блок 84 управляющих потенциалов коммутатора 8, блок 85 управляющих импульсов ЫЦ 1 10, датчик 86 масштаба ада (ьЭ, - верхняя граничная частота спектральной плотности случайного сигнала), блок 87 импульсов записи в блок 24, блок 88 импульсов записи, блок 89 импульсов считывания, блок 90 импульсов записи, преобразователь 91 десятичного кода в обратный двоич269048 5ный код, датчик 92 величины Т (содержит многовходовой сумматор и неинвертирующие УПТ, снабженные в цепях обратной связи десятичными резисторами и подключенные входами к выходу источника 69, а выходами - к соответствующим входам многовходового сумматора; величины сопротивлений цепей обратной связи УПТ датчика изменяются с помощью декадных переключателей передней панели блока 9, которые устанавливаются в соответствии с задаваемой величиной Т), входы 93 и 94 соответственно импульсов записи и считывания, выход 95 импульса "Пуск 1", выход 96 импульсов считывания, выход 97 импульсов записи, выход 98 синхроимпульсов, выход 99 источника эталонного напряжения, управляющий импульс 100 блоков 2, блока 4 интеграторов, блока 15 и интегратора 7, выход 101 управляющих импульсов АЦП, выход 102 управляющего потенциала нормализатора 1, блока 4, интегратора 7, коммутатора 8 и блока 11, группу 103 из четырех выходов управляющих сигналов сумматора 16, выходы 104 импульсов записи в регистры, группу 105 выходов двоичного кода адреса, группу 106 вьгходов обратного двоичного кода величины Т , группу 107 выходов управляющих потенциалов коммутатора 8, группу 108 выходов обратного двоичного кода масштаба 4 и группу 109 выходов импульсов записи в блок фиксирующих элементов 15, Датчик 86 выполнен на неинвертирующем УПТ, величина сопротивления цепи обратной связи которого изменяется переключателем передней панели в соответствии с масштабом ь 3 Блоки 84,85,87-90 представляют собой логические схемы, вырабатывающие на своих выходах управляющие сигналы (потенциалы и импульсы) на основе поступающих на их входы с выходов распределителя 83 элементарных потенциалов, Указанные логические схемы могут быть построены, например, на основе соединенных определенным образом между собой схем ИЛИ-НЕ.Функциональный блок 18 служит для определения величины 1 р, (Р= 1,:2. =1,22 ) в соответствии с алгоритмом и содержит (фиг.6) масштабный усилитель 110, регистр 111, эле 5 0 15 20 25 30 35 40 45 50 55 мент 112 задержки, триггер 113 сосхемой ИЛИ на два входа, соединенной выходом с входом установки триггера в состояние "0", масштабныеусилители 114 и 115, двоичные суммирующие счетчики 116 и 117, каждыйиз которых снабжен схемой ИЛИ надва входа, соединенной выходом с входом установки счетчика в состояние"О", блок 118 из последовательносоединенных схемы ИЛИ на два входаи усилителя-формирователя, масштабныйусилитель 119, усилитель-формирователь 120 со схемой ИЛИ, дешифратор121, двоичный суммирующий счетчик122, снабженный схемой ИЛИ на двавхода, выход которой соединен с входом установки счетчика в состояние"1", масштабный усилитель 123,АЦП 124, усилитель-формирователь125, блок 126 формирователей, содержащий набор независимых усилителейформирователей, блок 127 из последовательно соединенных многовходовой схемы ИЛИ и усилителя, сумматор128 на два входа, АЦП 129, масштабные усилители 130 и 131, блок 132накапливающих сумматоров, состоящийиэ 2 сумматоров, входы которых объединены в его вход, а выходы которых образуют группу выходов блока,дешифратор 133, усилитель 134, элемент 135 задержки, усилитель 136,группу 137 входов двоичного кодавеличин ря (р =1,2,), группу138 входов двоичного кода величиныТ, группу 139 входов двоичного кода масштаба о), вход напряжения 140эталонного источника, вход 141 сикхроимпульсов вход 142 импульса"Пуск 1", группу 143 выходов управляющих потенциалов коммутатора 8,группу 144 выходов импульсов записи в блок 18, группу 145 выходовпотенциалов выход 146 импульсовсчитывания и выход 147 импульсовзаписи.Масштабные усилители 110, 114 и123 выполняют операцию умножения имогут быть реализованы аналогичноусилителю (фиг.З). Масштабные усилители 136, 115, 119, 130 и 131 производят деление. Они выполняются в соответствии со структурной схемой(фиг,4),Каждый накапливающий сумматор бло-,ка 132 содержит два электронныхключа, два фиксирующих элемента и1269048 8дут присутствовать обратные двоичные м коды величин Т и К определяя темсамым необходимые значения коэффициентов передачи усилителей (коэффициент пропорционален величине 7двувходоной сумматор аналоговых сигпалов, выход которого связан с однииэ его входов через последовательносвязанные первый и второй фиксирующие элементы и первый электронныйключ, Второй из входов сумматора аналоговых сигналов связан с выходомвторого электронного ключа, входкоторого служит входом накапливающего сумматора. Выход первого фикси Орующего элемента и управляющие входыпервого и второго ключей, первогои второго фиксирующих элементов являются соответственно выходом и управляющими первым, вторым, третьим,и четвертым входами накапливающегосумматора. Управляющие первые, третьии четвертые входы накапливающих сумматоров объединены в соответствующиеуправляющие входы блока 132, Вторые 2 Оуправляющие входы накапливающихсумматоров образуют группу управляющих входов блока 132. Фиксирующиеэлементы накапливающих сумматоровблока 132 являются устройствами выборки-хранения (УВХ), выполняющимифункции аналоговой памяти. Функцияпамяти (в режиме хранения) заключается в хранении на запоминающемконденсаторе в течение некотороговремени мгновенного значения входного напряжения,Накапливающий сумматор 16 (фиг.1)выполнен аналогично накапливающимсумматорам блока 132 (фиг,6),35Интегратор 7, аналоговый коммутатор 8, АЦ 11 10, блок 11 памяти являются типовыми элементами аналогоцифровой вычислительной техники иих реализация не вызывает затрудне Оний.Структурный анализатор случайного сигнала работает в двух режимах"Подготовка" и "Анализ". Первый изуказанных режимов служит для установки некоторых элементов анализаторав исходное состояние и определениявеличин Тр, (Р=1,2 Р =1,2, ,2"),Этот режим может осуществлятьсязаранее перед выполнением анализасигнала и на продолжительность последнего не оказывает влияние. Передосуществлением режима "Подготовка"на передней панели блока 9 с помощью соответствующих переключателейнабираются (задаются) величины времени 1 анализа сигнала и К Приэтом на группах выходов блока 9 бу 1-), коэффициент пропорционален величинекоэффициент пропорционаленй1величине в , коэффициент пропорционаК,1лен величине - и постоянных времениКоТ (1=1,2,. ) апериодических звеньев (фиг,2) блока 2 (фиг.1 коэффициенты передачи масштабных усилителей устанавливаются в процессе их выполнения в соответствии с величиш нами 2- в , в=1,2. и) Кроме того, перед осуществлением режима "Подготовка с помощью переключателя норимализатора 1 устанавливается необходимый коэффициент передачи его масштабного усилителя. С целью осуществления режима "Подготовка" нажимается кнопка "Пуск 1" передней панели блока 9. При этом на выходе 95 блока 9 (фиг.5) формируется сигнал (импульс) "Пуск 1" и устанавливаются в нулевое состояние счетчики 68 и 76, триггеры 71 и 78 и распределитель 83 укаэанного блока, По импульсу "Пуск 1" устанавливаются в нулевое состояние триггер 113 и счетчики 116 и 117, в единичное состояние- счетчик 122 (соответствует величине Р=1,фиг.6), а апериодические звенья блока 2, интеграторы блока 4 и интегратор 7 освобождаются от запасенной энергии (по сигналу, снимаемому с выхода 100 блока 9). На выходе 96 и группе 105 выходов блока 9 образуются соответственно импульсы считывания и двоичный код адреса, поступающие в блок 11 памяти, из которого производится считывание двоичного кода числа, соответствующего величине я (рай=я при Р =1). По импульсу "Пуск 1" также указанный код (поступает на группу 137 входов, записывается в регистре 111 и образуется на первом выходе группы 145 импульс записи, производящий запись того же двоичного кода в первый регистр (Р=1) блока 18 (фиг.1). Затем-9(-)То 9с некоторой задержкой триггер 113 устананлинается н единичное состояние и поступающие на вход 141 (фиг.б) с выхода 98 блока 9 (фиг,5) синхроимпульсы преобразуются н усилителе блока 118 и подсчитынаемые импульсы, воздействующие на счетный вход счетчика 117. На выходах счетчиков 116 и 117 формируются двоичные параллельные обратные коды номеров приходящих 1 О на счетный вход счетчика 117 импульсов,С каждым 1-м (1=1,2. ) воздействием этих импульсов (1-й номер импульса соответствует 1-й выборке подинтегральной функции на интервале аргументасЗ О,сднна счетчик 117 на выходе масштабного усилителя 131 присутствует напряжение, пропорциональное величине 11 БР - , в в(2)1, ктг 1+ (- --- )Е 8 При поступлении на счетный вход счетчика 117 такого Х-го подсчитывае мого импульса, когда м г=1,22на-ом (:1,22 ) выходе гРУппы 145 образуется напряжение, соответствующее величине 1, . При этом на соответствующем-ом выходе груп-З 5 пы 143 формируется управляющий: сигнал, по которому через коммутатор 8 на вход АЦП 10 поступает напряжение, пропорциональное величине 1 Двоичный код величины 1 , образуемый на 40 выходе АЦП 10, подается н блок 11 памяти, где и записывается под действием импульса записи по соответствующему адресу (импульс записи и двоичный код указанного адреса образуются соответственно на выходе 97 и группе 105 выходов блока 9 при формировании -гоимпульса на выходе 147 блока 18). С приходом на счетный вход счетчика 117 Ь-го подсчитывае- у 0 мого импульса дешифратор 121 формирует импульс, по которому в счетчике 122 устанавливается код, соответствующий 2 (Р=2), а в регистр 111 и второй регистр блока 18 записывается двоичный код 28 (р 8 = 28, Р=2). Далее на каждом-ом выходе группы 145 образуется напряжение, соответ 48 10стнуюшее величине 1 (Р=2), а ееи двоичный код 1 (=1,2. 2 ) записывается н блоке 11 памяти. Проце дуры получения напряжений, пропорциональных величинам 1, (Р=3,4,,), продолжаются до образования в счетчике 122 двоичного кода, соответствующего величине Р =1, когда дешифратор 133 формирует импульс, устанавливающий н нулевое состояние счетчики 122, 116117 и триггер 113.В режиме работы "Анализ" спектральный анализатор случайных сигналов начинает функционировать с момента нажатия на передней панели блока 9 кнопки "Пуск 2", когда образуется сигнал "Пуск 2", по которому устанавливается в нулевое состояние делитель 66 частоты, а затем в единичное состояние - триггер 71 (в момент времени г.=О). На счетный вход счетчика 95 начинают поступать импульсы, каждый из которых изменяет его двоичный код на единицу. С установкой триггера 71 в состояние "1" на выходе 102 блока 9 образуется управляющий потенциал, поступающий на управляющие входы нормалиэатора 1, блоков 4 и 11, интегратора 7 и соответствующий управляющий вход коммутатора 8. При этом через нормализатор (начиная с момента времени С=О) проходит ослабленная (усиленная) реализация х(с) случайного процесса х, которая в процессе анализа преобразуется усилителем и интегратором 7 к виду(с помощью коммутатоблока 11 памяти) с выражением где- длительность импульса,При установке в. счетчике 76 блока 9 двоичного кода, соответствующего величине Т,логическая схема 80 фор" мирует управляющий импульс, устанавливающий н нулевое состояние счетчик 76 и делитель бб частоты и в состояние "1" триггер 78. При этом (в мо" мент времени г,-1) на выходах блока(10) 114 и интегратора 7 формируются напряжения, пропорциональные величинам соответственнот(7)РНа выходе 102 блока 9 исчезает 1 О управляющий потенциал и прекращается прохождение через нормализатор 1 сигнала х(г.). На этом этап анализа указанного сигнала, осуществляемый на интервале О,т заканчивается. 15 Дальше производятся быстро выполнимые операции при единичном состоянии триггера 78, скорость осуществления которых определяется частотой следования импульсов задающего гене ратора 65 блока 9, При этом на вход распределителя 83 с выхода усилителя 82 поступают импульсы, На выходах указанного распределителя образуются элементарные сигналы (потенциалы), 25 поступающие на входы блоков 84,85,87- 90. На основе элементарных сигналов распределителя формируются управлящие работой анализатора сигналы (импульсы и потенциалы) на выкодах бло- ЗО ков 84,87 и 88 и импульсы, из которых с помощью блоков 63,64 и 77 образуются импульсы записи, считывания и управляющие импульсы АЦП 10, на выходах блоков соответственно 85,89 и 90. Импульсы записи и считывания через схему ИЛИ и усилитель (блок 7) поступают на счетный вход счетчика 68. При этом на выкодах группы 105 формируются двоичные коды адресов. 4 О Сразу же после образования напряжений (6), (7), напряжение (7) через коммутатор 8 поступает на вход АЦП 10, где преобразуется в двоичный 45 код, При этомна выходах блоков 6 и 5 образуются напряжения, соответствующие величинам 2,.=(т) -У Напряжения (10) через коммутатор8 последовательно подаются на входАЦП 10, где преобразуются в двоичныекоды. Последние записываются в соот48 12ветствующие ячейки памяти блока 11памяти,Далее в анализаторе случайных сигналов производится выполнение операций в соответствии с алгоритмом, Приэтом вначале для каждого =1,21определяются произведения, двоичныекоды которых считываются из ячеекпамяти блока 11 памяти и записываются в регистры, обеспечивая тем самым соответствующие значения коэффициентов передачи усилителей, Напряжения (пропорциональные величинамР,р (=1,2 1 = 1,2 Р1,2. ), образуемые на выходеусилителя, через коммутатор 8 поступают на вход АЦП 10, Полученные внем двоичные коды записываются в соответствующие ячейки блока 11 памяти,Затем для=1 и каждого х=1,2, 1вычислятся произведения Рр =Р,;р 1 р 1 = 1,21(11)сомножителей Рр и 1 р двоичные коды которых считываются из блока 11 памяти и записываются в регистры. Каждое из полученных на выходе напряжений (соответствующих величинам Рр,) последовательно поступает на вход накопительного сумматора 16. После поступления на вход сумматора 16 напряжения произведения Р (=1, 1=1, Р=1) на его выходе формируется напряжение, пропорциональное величине 1 Это напряжение запоминается в первом фиксирующем элементе блока 15. Аналогично напряжению 1, формируются и записываются в соответствующих элементах блока 15 и напряжения, пропорциональные величинам1 (=2,32 ). На основе запомненных в блоке 15 напряжений 1, (=1,2, 2 ) на выходах формируются йапряжения, пропорцио-. нальные значениям коэффициентов разложения Я. В=1,2. Е) спектральной плотности 8 д) стационарного эргодического случайного процесса х(Т) по базису ортонормированных на интервале О,д 7 функций Каара. Напряжения Я Ь=1,2К) через коммутаторы 8 последовательно подаются на вход АЦП 10 и преобразуются там в двоичные коды, которые затем записываются в соответствующие ячейки блока 11 памяти.Работа анализатора (фиг. 7) иллюстрируется временными диаграммами а - д, где соответственно представлены управляющий сигнал нормализатора 1 (фиг.7 а), блоков 3 и 4 (фиг.7 б в) соответственно (Г) интегратора 7 и мультиплексора 8 (фиг,7 д), выходной сигнал нормалиэатора 1 (фиг7 е), реализация преобразованного в соответствии с уровнем входного сигнала) и нормированного .по времени Т анализа случайного процесса Х(Г) (фиг,7 ж), выходной сигнал У первого канала блока 2 (31(фиг.7 э), выходной сигнал у первого 153 канала блока 3 (фиг.7 и).В интеграторах блока 4 произво- дится интегрирование аналоговых сигналов, являющихся выходными сигналами каналов блока 3, на интервале 20 О,Т 1 под действием управляющего сигнала (сигнал, фиг.7 а), В момент времени =Т прекращается интегрирование аналоговых сигналов блоком 4, а на его выходах присутствуют фикси рованные потенциалы (напряжения), Блок 5 производит вычитание аналоговых сигналов, блок 6 - масштабирование Фиксированного напряжения, поступающего с выхода квадратора 30 12, Коэффициенты передачи усилителей блока б устанавливаются до начала момента анализа случайного сигнала, соответствующего времени =-.0. Интегратор 7 производит интегрирование выходного сигнала нормалиэатора 1 (Фиг.7 в) на интервале О,Т 1 . Начиная с момента С=Т на выходе интегратора 7 присутствует Фиксированное напряжение. Аналоговый коммутатор 40 8 производит подключение ко входу АЦП 10 фиксированного напряжения (потенциала) в соответствии с комбинацией управляющих сигналов блока 9. АЦП 10 производит преобразование по управляющим сигналам (импульсам) блока 9 Фиксированных напряжений в двоичные коды, Блок 11 производит запись и считывание двоичных кодов чисел соответственно по импульсам 50 записи и считывания, поступающих с выходов блока 9. Формула изобретения55Спектральный анализатор случайныхсигналов, содержащий нормалиэатор,блок умножения, последовательно соединенные блок управления и аналогоцифровой преобразователь, последовательно соединенные накапливающийсумматор и блок фиксирующих элементов, второй вход которого подключенк второму выходу блока управления,третий выход которого подключен кпервому входу накапливающего сумматора, четвертый выход - к входу нормализатора, а пятый выход блокауправления соединен с вторым входомнакапливающего сумматора, о т л ич а ю щ и й с я тем, что, с цельюповьппения быстродействия, в неговведены последовательно соединенныеблок интеграторов, блок вычитателейаналоговый коммутатор, последовательно соединенные функциональныйи масштабный блоки, умножитель, блокпамяти, последовательно соединенныеинвертор и масштабно-суммирующийблок, последовательно соединенныеинтегратор и квадратор, а также блокапериодических звен.ьев первого порядка, первый вход которого подключенк выходу нормализатора, к первомувходу интегратора и к второму входуаналогового коммутатора, второйвход - к четвертому выходу блокауправления, третий вход - к второмувходу интегратора, первому входублока интеграторов и к шестому выходу блока управления, а выход блока апериодических звеньев первого порядка подключен к первому входублока умножения, второй вход которого соединен с вторым входом квадратора, с выходом аналого-цифровогопреобразователя и с первым входомблока памяти, выход блока умножениясоединен с вторым входом блока интеграторов, третий вход - с седьмымвыходом блока управления, с третьимвходом интегратора, с вторым входомнормализатора, третьим входом блокаинтеграторов и с восьмым выходомблока управления, девятый выход которого подключен к первому входу функционального блока, второй вход последнего - к выходу блока памяти,к второму входу масштабного блока ик первому входу умножителя, второйвход которого подключен к третьемувходу функционального блока и к десятому выходу блока управления, одиннадцатый выход которого подключен квторому входу блока памяти, третий ичетвертью входы которого подключенык двенадцатому и тринадцатому выходамблока управления соответственно,четырнадцатый выход последнего соединен с третьим входом умножителя,четвертый вход которого подключенк пятнадцатому выходу блока управления, шестнадцатый выход блока управления подключен к третьему входуквадратора, выходом соединенного стретьим входом масштабного блока,.выход которого подключен к второмувходу блока вычитателей, семнадцатый выход блока управления соединен с четвертым входом функционального блока, пятый вход которогоподключен к четвертомувыходу блокауправления, а шестой вход - к пятомувыходу блока управления, второй выход функционального блока подсоединен к первому входу блока управления, третий выход функционального ва. 1269048 16блока - к третьему входу аналогового коммутатора, четвертый выходфункционального блока соединен счетвертым входом аналогового коммутатора, а пятый выход - с вторымвходом блока управления, при этомвыход масштабного сумматора соединенс пятым входом аналогового коммутатора, шестой вход которого подклю 1 О чен к выходу интегратора, седьмойвход - к выходу умножителя и к третьему входу накопительного сумматора,выход блока фиксирующих элементовк входу инвертора, восьмой вход ана-15 логового коммутатора - к седьмомувыходу блока управления, выход аналогового коммутатора - к второмувходу аналого-цифрового преобразователя , а третий вход норма 20 лизатора - к входу устройст