Устройство для параллельного обмена информацией

) С 06.Р 3 04 н двторСКом ЕТЕЛЬСТВУ 24 аралпельного 243, ТО, 1982,обмен 1982. тГОСУДАРСТВЕННЫЙ КОМИТЕТ СС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКР АНИЕ ИЗО(56) 1, Устройство па, 01 К 3, 055 2. Устройство параллельного обмена И 1 15 КС-004, 3.858.352.ТО, 1977 (прототип)(54)(57) 1. УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блок канапьюпс передатчиков блок канальных приемопередатчиков,выходной регистр, регистр состояния, мультиплексор данных, дешифратор адреса и дешифра-, тор управляющих сигналов, причем группа выходов блока канальных -ередатчиков образует первый информационный выход устройства, группа входов-выходов блока канальных приемо- передатчиков образует информационный вход-выход устройства, первая группа информационных входов дешифратора адреса является адресным входом ус ройства, группа входов-выходов дешифратора управляющих сигналов образует управляющие входы-выходы устройства, группа выходов блока канальных приемопередатчиков ) соединена с группой информационных входов выход-: ного регистра, группой информационных входов регистра состояния, вто" рой группой информационных входов де-, шифратора адреса и группой адресных входов дешифратора управляющих сигналов соответственно, выход дешиф" ратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков,первая группа информационных входов которого соединена с выходом мультиплексора данных, управляющий вход которо" го соединен с адресным выходом дешифратора управляющих сигналов, выход "Вывод 2" которого соединен с входом выборки выходного регистра, первая группа выходов которого соединена с первым информационным вхо. дом блока канальных передатчиков и группой адресных входов мультиплек сора данных, первый информационный вход которого соединен с первым выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом "Вывод 0" дешнфратора управляющих сигналов, вторая группа выходов выход ного регистра соединена с вторым информационным входом блока канальных передатчиков, третий информаци- онный вход которого соединен с третьей группой выходов выходного регистра,о тл и ч а ю щ е е с я .тем, что, с целью уменьшения времени обработки вводимой в процессор информации, в него введены два входных селектора-мультиплексора, три селектора, одноразрядный, оперативный запоминающий узел, блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов перво 11646881164688 Составитель С. ПестмалТехред И,Гергель Корректор С. Шекм ктор овач Заказ 4 186/44 дписн ССРго селектора-мультиплексора образуетинформационный вход устройства, авыходы триггеров группы образуютвторой информационный выход устройства, первая группа выходов выходного регистра соединена соответственнос группой разрешающих входов первого и второго селекторов-мультиплексоров, информационными входами первого, второго и третьего селекторов,адресным входом одноразрядного оперативного запоминающего узла и группой управляющих входов выходного дешифратора, выходы которого соединеньг соответственно с установочнымивходами триггеров группы, группа выходов первого селектора-мультиплексора соединена с третьим информационным входом мультиплексора данных, гвторым информационным входом канальных приемопередатчиков и информационным входом второго селекторамультиплексора, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен синформационным входом блока вычисле-,ния булевых функций, выход которогосоединен соответственно с первым вхо-,дом первого элемента И, четвертыминформационным входом мультиплексораданных и информационным входом одноразрядного оперативного запоминающегоузла, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходомвторого элемента И и первым входомвторого элемента ИЛИ, выход которогосоединен с входом выборки младшихразрядов данных выходного дешифратора, вход выборки старших разрядовданных которого соединен соответственно с первым управляющим входомвторого селектора-мультиплексора,стробирующим входом одноразрядногооперативного запоминающего узла, выходом первого элемента задержки ивходом второго элемента задержки,выход которого соединен с запускающим входом блока вычисления булевыхфункций, разрешающий вход которого .соединен с выходом шифратора, входкоторого соединен с второй группойвыходов выходного регистра, третьягруппа выходов которого соединена свходом выборки типа операции одноразрядного оперативного запоминакицего узла, разрешающий вход которогосоединен с выходом первого селектора,выход второго селектора соединен с вторым управляющим входом второго селектора-мультиплексора, выход третьего селектора соединен с разрешающим входом выходного дешифратора, второй вход первого элемента И и первый вход второго элемента И соединены с первым выходом регистра состояний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, вход первого элемента задержки соединен с выходом третьего элемента И, первый вход которого соединен с выходом "Вывод 2" дешиф1ратора управляющих сигналов, выход вывода данных которого соединен с вторым входом третьего элемента И,2. Устройство по и,1, о т л и ч аю щ е е с я тем, что блок вычисления булевых функций содержит дешифратор, триггер, элемент НЕ, десять элементов И и три элемента ИЛИ, вход дешифратора образует разрешающий вход блока, синхронный вход триггера образует запускающий вход блока, первый вход первого элемента И соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и образует выход блока, при этом в блоке вычис". ления булевых функций первый, второй, третий, четвертый, пятий, шестой, седьмой и восьмой выходы дешифраторасоединены с вторым входом первого элемента И, первыми входами пятого, шестого, седьмого, восьмого,.девятого и десятого элементов И, вторым входом четвертого элемента И соответственно, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И соответственно, выход третьего элемента ИЛИ соединен с информационным входом триггера, второй выход которого сое" динен с вторыми входами второго, десятого элементов И и первого элемента ИЛИ, выход элемента НЕ соединен с1164688вторыми входами пятого элемента И и седьмого и восьмого элементов И сое 1второго элемента ИЛИ, выход которого динеиы свыходами второго, третьегосоединен с вторьи входом девятого элементов И и первого элемента ИЛИэлемента И, вторые входы шестого, Изобретение относится к цифровым вычислительным машинам и может быть использовано в качестве устройств ввода и обработки информации, отличающихся заданием программы обработки одновремечно с вводом подлежащих обработке данных.Известно устройство параллельного . обмена, предназначенное для подсоединения к каналу ЭВМ "Электроника 60" 0 внешних устройств, включающее в себя ячейку коммутации и развязки, ячейку выходного регистра данных и канальных 1 4 усилителей, ячейку регистра состояния, ячейку регистра адреса и дешиф" 1 рации управляющих сигналов, соединенные соответствующим образом с каналом ЭВМ и внешними устройствами Я .Однако в случае использования указанного устройства в составе микро.ЭВМ при решении задач логического управления оно требует значительных зат рат времени на обмен данными, а также большой объем программ, хранящих управляющую информацию для обмена данными,Известно устройство параллельного, обмена, входящее в состав ЭВМ "Электроника", предназначенное для под- ф соединения к каналу,ЭВМ внешних устройств, обменивающихся с ЭВМ данными в параллельном коде, и содержащее блок канальных передатчиков,.блок канальных .приемопередатчиков, выход- И ной регистр, регистр состояния, муль типлексор данных, дешифратор адреса и дешифратор управляющих сигналов, причем группа выходов блока канальных передатчиков образует первый инфор мационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует адресно- информационный вход-выход устройства вход дешифратора адреса является уп- Ф равляацим входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управляюшие входы-выходы устройства, группа выходов блока канальных приемопередат. чиков соединена с группой информационных входов выходного регистра, группой информационных вхддов регистра состояния, группой адресных входов дешифратора адреса и группой . адресных входов дешифратора управляющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с управляющим входом блока канальных передатчиков и управляющим входом блока канальных приемопередатчиков, выход "Вывод" дешифратора управляющих сигналов соединен с входом выборки выходного регистра, выход 1 Вывод 0 дешифратора управляющих сигналов соединен с управляющим входом регистра состояния, адресный выход дешифратора управляющих сигналов соединен с управляющим входом мультиплексора дан. ных, первый выход выходного регистра соединен с первым входом блока канальных передатчиков и первым вхо; дом мультиплексора данных, второй выход выходного регистра соединен с вторым входом блока канальных передатчиков, третий выход выходного регистра соединен с третьим входом блока канальных передатчиков, ыход мультиплексора данных соединен с первьпи информационным входом блока какальных приемопередатчиков, выхрды выходного регистра являются выходами устройства, второй вход блока канальных приемопередатчиков итретий групповой вход мультиплексора данных являются входами устройст-, ва 2 .Однаков случае использованияизвестного устройства в составе11646микро-ЭВМ при,решении задач логического управления оно требует значительных затрат времени на обменданными, а также большой объем программ, хранящих управляющую информацию для обмена данными.Задача логического управлениядля микро-ЭВМ формируется следующимобразом: реализовать средствами,входящими в микро-ЭВМ, управляющий 10автомат, комбинационная часть которого реализует некоторую систему булевый функций,Использование микро-ЭВМ при обмене через устройство параллельного 15обмена (по 6 разрядов) показало,что затраты времени на вычислениезначения одного выходного сигнала поописывающей его булевой функции составляют 200-300 мкс. При числе функций в системе булевых функций 128256 производительность управляющегоавтомата недостаточна для целого ря-.да задач управления.В настоящее время общее количество 25входов и выходов таких автоматов колеблется в пределах от ста до тысячи,реализация этих автоматов с применением УПО приводит к значительным затратам времени центрального процессора на подготовку и обмен данных.Цель изобретения - уменьшение времени обработки вводимой в процессоринформации путем обеспечения предобработки входного потока данных в соответствии с булевыми функциями не 35посредственно в устройстве.Поставленная цель достигается тем, что в устройство, содержащее блок канальных передатчиков, блок канальных 40 приемопередатчиков, выходной регистр, регистр состояния, мультиплексор данных, дешифратор адреса и дешифратор управляющих сигналов, причем группа выходов блока канальных передатчиков 45 образует первый информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-вьиод устройства, первая группа информаци онных входов дешифратора адреса является адресным входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управ" ляющие входы-выходы устройства, группа выходов блока канальных приемопередатчиков соединена с:группой инфор мационных входов выходного регистра,88 4группой информацибнных входов регистра состояния, второй группой информационных входов дешифратора адреса и группой . адресных входов дешифратора управляющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и.блока канальных приемопередатчиков, первая группа информационных входов которого соединена с выходом мультиплексора данных, управляющий вход которого соединен с адресным выходом дешифратора управляющих сигналов, выход "Вывод 2" которого соединен с входом выборки выходного регистра, первая группа выходов которого соединена с первым информационным входом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный вход которого соединен с первым выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом Вывод 011 дешифратора управляющих сигналов, вторая группа выходов выходного регистра соединена с вторым информационным входом блока канал.ных передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра, введены два входных селектора-мультиплексора, три селектора, одноразрядный оперативный запоминающий узел (,ОЗУ), блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов первого селектора-мультиплексора образует информационный вход устройства, а выходы триггеров группы образуют второй информационный выход устройства, первая группа выходов выходного регистра соединена соответственно с группой разрешающих входов первого и второго селекторов-мультиплексо-, ров,.информационными входами первого, второго и третьего селекторов, адресным входом одноразрядного ОЗУ и группой управляющих входов выходного дешифратора, выходы которого164688 соединены соответственно с устано- ". вочными входами триггеров группы, группа выходов первого селекторамультиплексора соединена с третьим информационным входом мультиплексо ра данных, вторым. информационным входом канальных приемопередатчиков и информационным входом второго селектора-мультиплексора,выход которого соединен с первым входом 1 первого элемента ИЛИ, выход которого соединен с информационным входом блока вычисления булевых функций, выход которого соединен соответст-венно с первым входом первого эле мента И, четвертым информационным входом мультиплексора данных и информационным входом одноразрядного ОЗУ, выход которого соединен с вторым входом первого элемента ИЛИ, 26 третий вход которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разрядов данных выходного 25 дешифратора, вход выборки старших разрядов данных которого соединен соответственно с первым управляющим 1входом второго селектора-мультиплексора, стробирующим входом однораз- ЗО рядного ОЗУ, выходом первого элемента задержки и входомвторого элемента задержки, выход которого соединен с запускающим входом блока вычисления булевых функций, разрешающий вход 35 которого соединен с выходом шифрато" ра, вход которого соединен с второй группой выходов выходного регистра, третья группа выходов которого соединена с входом выборки типа операции 40 одноразрядного ОЗУ, разрешающий вход которого соединен с выходом первого селектора, выход второго селектора соединен с вторым управляющим входом второго селектора-мультиплексора, вы. 45 хдд третьего селектора соединен с разрешающим входом выходного дешифратора, второй вход первого элемента И и первый вход второго элемента И сое 1динены спервым выходом регистра сос тояний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемен" та ИЛИ, вход первого элемента задерж ки соединен с выходом третьего элемен" та И, первый вход которого соединен с выходом "Вывод 2" дешифратора управляющих сигналов, выход вывода данных которого соединен с вторым входомтретьего элемента И,1Кроме того, блок вычислениябулав;х функций содержит дешифратор, триггер, элемент НЕ, десять элементов И и три элемента ИЛИ,причем вход дешифратора образует разрешающий вход блока, синхронный входО триггера образует запускающий входблока, первый вход первого элементаИ соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ иобразует информационный вход блока,первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ ичетвертого элемента И и .образует выход блока, при этом в блоке вычисления булевых функций первый, второй,третий, четвертый, пятый, шестой,седьмой и восьмой выходы дешифратора.соединены с вторым входом первогоэлемента И, первыми входами пятого,шестого, седьмого, восьмого, девятого и десятого элементов И, вторымвходом четвертого элемента И соот- "ветственно,первый, второй, третий,четвертый, пятый, шестой, седьмой ивосьмой входы третьего элемента ИЛИсоединены с выходами первого, четвертого, пятого, шестого, седьмого,восьмого, девятого и десятого элемен"тов И соответственно, выход третьегоэлемента ИЛИ соединен с информационным входом триггера, второй выход которого соединен с вторыми входами второго, десятого элементов Ии первого. элемента ИЛИ, выход элемента НЕ соединен с вторыми входамипятого элемента И и второго элементаИЛИ, выход которого соединен с вторым входом девятого элемента И, вторые входы шестого, седьмого и восьмого элементов И соединены с выходами второго, третьего элементов Ии первого элемента ИЛИ соответственФно.На фиг. 1 изображена структурнаясхема предлагаемого устройства; нафиг, 2 - блок вычисления булевыхфункций,устройство содержит (фиг. 1) шинуЗВМ, блок 2 канальных передатчиков,блок 3 канальных приемопередатчиков,вь 1 ходной регистр 4, регистр 5 состо-яния, мультиплексор 6 данных, де 7 11646шифратор 7 адреса, дешифратор 8 управляющих сигналов, первый селектормультиплексор 9,.второй селектормультиплексор 1 О, второй селектор 1,первый селектор 12, ОЗУ 3 первый уэлемент ИЛИ.14, шифратор 15, третий.элемент И 16, первый элемент 17 задержки, второй элемент 18 задержки,блок 19 вычисления булевых Функций,второй, элемент И 20, первый элемент. 16И 21, третий селектор 22, второйэлемент ИЛИ 23, выходной дешифратор24, группу триггеров 25-27, информационный вход 28, вход 29 разрешения, вход 30 запуска и выход 31 бло ука.Блок 19, содержит элемент НЕ 32,дешифратор 33, первый, пятый - десятый, четвертый, второй, третий,элементы И 34-43, элементы ИЛИ 44- 1046 и триггер 47.Устройство работает следующим образом.Обмен данными между центральнымпроцессором и устройством для па- драллельного.обмена информацией осу"ществляется посредством программныхопераций и канала 1 обмена, УПО способно хранить шестнадцать разрядоввыходного слова, в выходном регист- З.ре 4, Любая программная операция,которая загружает информацию, в выходной регистр 4 или регистр 5 состояния, вызывает появление сигнала"Вывод данных" на соответствующемвыходе дешифратора управляющих сигналов,Входные данные передаются в канал 1 ЭВМ из входного буФерного регистра выходного регистра 4 нли регистра 5 состояния в течение канального цикла,"Ввод". Все шестнадцатьразрядов помещаются в канал одновременно,Когда центральный процессор обра.45 щается к внешнему устройству через УПО, он помещает адрес одного из регистров УПО в канал 1 ЭВМ. Этот адрес принимается блоком 3 канальных приемопередатчиков, дал е, пройдя блок 36 3 канальных приемопередатчиков, он поступает в дешифратор 7 адреса. Дешифратор 7.адреса дешифрирует.адрес и в случае, если.это адрес одного из регистров УПО, устанавливает свойЯ триггер. При этом на выходе дешифратора 7 адреса появляется сигнал"Устройство выбрано", который разре 88 8шает функционирование дешифратора 8 управляющих сигналов.Работа дешифратора 8 управляющих сигналов определяется сигналом "Устройство выбрано", младшими разрядами адреса и канальными сигналами, при" сутствующими в канале 1 ЭВМ. Дешифратор 9 управляющих сигналов вырабатывает соответствующие сигналы, управляющие элементами УПО, из канальных сигналов и этим самым обеспечивает обмен в соответствии с диаграммами обмена каналаЭВМ.Благодаря работе дешифратора 8 управляющих сигналов УПО представляется центральному процессору и каналу ЭВМ как три адресуемых регистравыходной регистр 4, регистр 5 состеяния и входной буферный регистр.Три младших разряда адреса, находящегося в каналеЗВМ, запоминаются в дешифраторе 8 управляющих сигналов во время адресной части .цикла обращения к каналу ЗВМ и используются для выбора одного из регистров 4 и 5 или буферного регистра,Регистр 5 состояния предназначендля хранения информации, управляющейработой УПО. Информация из канала 1ЭВМ, пройдя блок 3 канальных приемопередатчиков, будет записана в регистр 5 состояния по появлению сигнала "1" на выходе "Выход О" дешифратора 8 управляющих сигналов.Управление считыванием информации из выходного регистра 4, регистра 5 состояния и входного буферного регистра осуществляет дешифратор 8 управляющих сигналов. Он выдает сигналы передачи в канал ЭВМ данных на блок 2 канальных передатчиков 2 и блок 3 канальных приемопередатчиков, а также управляет мультиплексором 6 даниых.Мультиплексор б данных выбирает информацию из регистра 5 состояния, выходного регистра и входного буферного регистра. Входной буферный регистр представляет из себя "логический регистр , который имеет адрес, как и "физические" регистры: ре" гистр 4 выходной и регистр 5 состояния. Обратившись через канал ЗВМ к выходному, буферному регистру, центральный процессор получит информацию с выхода первого входного селектора 12 мультиплексора 9, которая поступит в него через блок 3канальных приемопередатчиков и через,мультиплексор 6 данных и блок 3 ка- .1нальных приемопередатчиков.Через мультиплексор 6 данных вканал ЭВМ передается содержимоемладшего байта того регистра,кодкоторого присутствует на выходе"АДрес" дешифратора 8 управляющихсигналов. Содержимое старшего байтавыходного регистра 4 поступает через 0блок 2 канальных передатчиков, содержимое старшего байта входного буФера регистра поступает через блок3 канальных приемопередатчиков.Информация иэ канала ЭВМ, пройдя. 1блок 3 канальных приемопередатчиков,будет записана в выходной регистр 4по появлению сигнала "1" на выходе"Выход 2" дешифратора 8 управляющихсигналов, 20Таким образом, блок 2 канальныхпередатчиков, блок 3 канальных приемопередатчиком, выходной регистр 4,регистр. 5 состояния, мультиплексор6 данных, дешиФратор 7 адреса, дешиф" 25ратор 8 управляющих сигналов функцонируют аналогично прототипу.После записи информации из каналаЭВМ в выходной регистр 4 он хранитоследующие данные: адрес выборкивхода, выхода или слова ОЗУ, признакзаписи в ОЗУ, код операции логического блока. Адрес выборки требуетдля хранения девяти-двенадцати разрядов в зависимости от количествавходов, выходов и объема ОЗУ, признак записи - один разряд, код опера"ции логического блока " трех-пятиразрядов в зависимости от количестваопераций логического блока,Адрес выборки входа, выхода кпи,слова ОЗУ с первого выхода выходного регистра 4 поступает на обавходных селектора"мультиплексора 9и 10, три селектора 11, 2 и 22,мультиплексор 6 данных н выходнойдешифратор 24.Признак записи с второго выходавыходного регистра 4 поступает навход запись-чтение ОЗУ 13.ЗОКод операции процессора с третьеговыхода выходного регистра 4 постуиаетна вход шифратора 15.Первый входной селектор-мультшФлек.сор 9 выполняет коммутацию входного Ипоиска данных в шестнадцати каналахв соответствии с адресом выборки, аоффступившим извыходного регистра 4 Втгрой входной селектор-мультиплексор 10 предназначен для выборкиодного иэ выходных каналов первоговходного селектора-мультиплексора 9в соответствии с четырьмя разрядамиадреса выборки, поступившими из выходного регистра 4.Второй селектор 1 дешифрирует адресвыборки и в случае, если это адресвходного сигнала, вырабатывает сигналразрешения, поступающий на стробирующий вход второго входного селекторамультиплексора 1 О, разрешая тем самым появление информации на его выходе. Второй селекторреализуется в общем случае на ПЗУ с организацией Кразряд, при этомобеспечивается гибкая система адресации входов, выходов и ОЗУ.Поскольку адрес выборки хранится в выходном регистре 4, то данныена выходе первого входного селекторамультиплексора 9 будут сохранять фиксированное значение до перезаписиинформации в выходном регистре 4,Информация на выходе второго входного селектора-мультиплексора О присутствует лишь в течение канальногоцикла Вывод", когда производитсяобращение к выходному регистру 4,поскольку на первый стробирующийвход второго входного селектора-иультиплексора 10 подан сигнал с выходапервого элемента 17 задержки, Этимдостигается .простая коммутация информации через первый элемент ИЛИ 14на вход логического блока,Совместной работой первого и второго входных селекторов мультиплексоров и второго селектора 11 обеспечивается считывание значения одного из входных сигналов и появление этого значения на выходе второго селектора-мультиплексора 10. Это значение сигнала,. пройдя через первый элемент ИЛИ 14, поступит на вход логического бло-.ка 19. Совместной работой первого.входного селектора-мультиплексора 9, вто-рого селектора 11 и выходного реги" стра 4 обеспечивается прием, хранение и передача в канал ЭВМ значений шестнадцати входных сигналов, выб.- ранных первым селекторои-мультиплексором 9 в соответствии с адресом выборки, поступившим из выходного ре" гистра 4.Центральный процессор, записав ввыходной регистр 4 адрес выборки втечение канального цикла Вывод",считает значение шестнадцати входныхсигналов в канальном цикле "Ввод", 5обратившись к входному буферномурегистру данных УПО и П,ОЗУ 13 имеет организацию М-словх 1 разрядов и предназначено дляхранения сигналов, характеризующих 1 Осостояние запоминающей части автомата. Адрес слова ОЗУ 13, в котороеведется запись информации или изкоторого информация считывается,определяется адресом выборки, поступившим из выходного регистра 4. Типоперации ОЗУ 13, т,е. запись иличтение,. определяется признаком вывода, поступившим иэ выходного регистра 4. Данные в ОЗУ 13 поступают 20с выхода логического блока 19.Первый селектор 12 дешифрирует ад-,рес выборки и в случае, если этоадрес ОЗУ 13, вырабатывает сигналразрешения, который поступает на 25вход выборки ОЗУ 13. Этим разре"шается запись или чтение информациив ОЗУ 13, Первый селектор 12 реализован на ПЗУ с организацией И слов.х 1 разряд. Данные на выходе ОЗУ щприсутствуют только в течение каналь.ного цикла "Вывод", поскольку онстробируется сигналом с выхода первого элемента задержки. Данные с выхода ОЗУ 13, пройдя через первуюсхему ИЛИ 14, поступают на вход блока 9. Логический блок предназначен длявыполнения булевых операций типа И,ИЛИ, НЕ, ЗАПОМНИТЬ и т.д, Эти операции выполняются между данными (одинразряд), присутствующими на.его входе, и содержимым,регистра"аккумулятора (одинразряд). Результат операции присутствует на выходе логичес Зкого блока до появления результатаследующей по Порядку операции.В качестве примера рассмотренареализация следующих логических операций: 36Х - фА,,Х- А,ХАА А,Х 1 А-вА,Х 3 А-А, ИХ Ъ А-А,А А,А- А,где Х - данные на входе 28;А - содержимое регистра-аккумулятора (О-триггер 47);-ч - операция записи в А).Элементы 32, 42 и 45 обеспечивают выполнение упомянутых логических операций между входными данными и содержимым регистра"аккумулятора (О -триггер 47) .Дешифратор 33, группа элементов И 34-41 и третий элемент ИЛИ 46 об.- .разуют селектор-мультиплексор "8 каналов в 1", который коммутирует требуемый результат операции на информационный вход 3 -триггера 47. Тип логической операции задается кодом на входе дешифратора.На синхровход 17 -триггера 47 подается строб с выхода второго элемента 18 задержки.В качестве выхода логического блока используется единичный выход 2 триггера 47, нулевой выход используется при выполнении логических операций еОбычно число логических операций равно 16 - 64, причем широко используется подмножество операций, для чего приходится использовать шифратор 15.Данные с выхода блока 19 поступают на один из каналов мультиплексора 6 данных, на вход ОЗУ 13 или на вход первого элемента И 21,Регистр 5 состояния управляет выводом значений выходных сигналов. Он имеет два разряда, состояния этих разрядов могут быть считаны через мультиплексор 6 данных в канал ЭВМ.Первый разряд регистра состояния с его первого выхода поступает на вход второго элемента И 20, Он предназначен для передачи значения выходного сигнала или сигнала на вход логического блока 19 через канал ЭВМ 1 и регистр 5 состояния логическому блоку 19 или выходному дешифратору 24.Второй разряд регистра 5 состояния с его второго выхода управляет передачей значения сигнала в выходной дешифратор 24 либо из регистра 5 состояния, либо с выхода логического блока 19. Если этот разряд имеет состояние "1", то в выходной дешифратор 24 на его младший управляющий вход поступают данные из первого разряда регистра 5 состояния через второй элемент И 20 и второй элемент ИЛИторами-мультиплексорами 9 и О либо обращение к ОЗУ 3, либо установ ка одного из триггеров выходным дешифратором 24. После появления сигнала Вывод данных" на выходе второго элемента задержки блок 19 выполнит логическую операцию над даннымиТаким образом, предлагаемым устройством обеспечивается гибкая предобработка, ввод и вывод данных, необходимая для реализации управляющего автомата в соответствии с системой булевых функций. При этом в качестве аргументов могут быть использованы данные на входе первого входного селектора-мультиплексора 9, данные из ОЗУ 13 или с выхода реги-. стра 5 состояния. Вычисленные значения могут быть помещены в ОЗУ 3, переданы в канал ЭВМ через мультиплексор 6 данных либо использоваться для управления состоянием триггеров 25 - 27, те. изменения значений выходных сигналов УПО.Управление состоянием триггеров 25-27 обеспечивается также совмест ной работой выходного регистра 4 и регистра 5 состояния.УПО работает только под управле" нием центрального процессора ЭВМ, в состав которого оно входит.Использование изобретения позволяет расширить. функциональные возможности устройства путем обеспечения предобработки входного канала дан" ных в соответствии с булевыми функциями непосредственно в устройстве параллельного обмена информацией, что при общем числе входных и выходных сигналов большем тридцати двух дает экономию памяти микро-ЭВМ и повышает ее быстродействие. В одном из случаев конкретного применения производительность ЭВМ была повышена на порядок, объем памяти сокращен в пять раз1 13 116468823. Эти же данные поступают на входблока 19 через второй элемент И 20 ипервый элемент ИЛИ 14. Если второйразряд регистра 5 состояния имеет состояние 110" то в выходной дешифратор24 на его младший управляющий входпоступит разряд данных с выхода логического блока 19 через первый элементИ 21 и второй элемент ИЛИ 23.Третий селектор 22 дешифрирует ад Орес выборкии,в случае, если это адресвыходного сигнала, вырабатывает сигнал разрешения, который поступаетна вход выборки выходного дешифратора 24, разрешая его работу, Третий 15селектор 22 реализован на ПЗУ с ор-.ганиэацией И слов х 1,разряд,Выходной дешифратор 24 предназна"чен для управления состояниями группы триггеров 25 - 2. В случае, 20если на младшем управляющем:входевыходного дешифратора 24 сигнал имеет значение "0", то при обращении квыходному дешифратору 24 выбираетсянечетный выход, а если "1", то четный, Какой из триггеров при этомменяет или подтверждает свое. состояние определяет адрес выборки, поступивший из выходного регистра 4 наостаршие управляющие входы дешифратора 24.Совместная работа узлов УПО синхронизируется сигналом "Вывод данных", который последовательно проходит третий элемент И 16, первыйэлемент 17 задержки и второй элеМмент 18 задержки.При появлении сигнала "Вывод данных" вместе с сигналом "Вывод 2" на,соответствующих выходах дешифратора 8 управляющих сигналов произойдет запись информации в выходнойрегистр 4, а также в зависимости отсостояния выходов, селекторов 11,12и 22 будет выполнена одна из операций: считывание значения одного иэвходов первыми вторым входными селек"1