Вычислительное устройство

.Духнич,в и Б.К.Орлее инженерельство СССР8, 1973.ьство СССР8, 1976 ом шесто ельный и х еди орог формнен ретьх мьОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СЕИД(71) Новороссийское высшное морское училище(54) (57) 1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммутаторы, первый, второй и третийсумматоры-вычитатели, вычитатель,первый сумматор и блок управленияпричем последовательный выход первого блока регистров соединен с первым информационным входом первогосумматора, информационный выход которого соединен с первым выходомрезультата устройства, выход первого коммутатора соединен с вторыминформационным входом первого сумматора, информационный выход первого сумматора-вычитателя соединенс вторым информационным выходомрезультата устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вычитателя соединенс выходом четвертого коммутатора,первый информационный вход третьегосумматора-вычитателя - с последовательным выходом четвертого блокарегистров, а второй информационный 801 36147 А вход третьего сумматора-вычитателяс первым информационным входом .устройства, о т л и ч а ю щ е е с ятем, что, с.целью повышения быстродействия за счет параллельной обработки кодов, оно содержит пятый,шестой и седьмой блоки регистров,пятый коммутатор, первый, второй,третий и четвертый элементы задержки, первый, второй, третий и четвер.тый коммутаторы кодов, с четвертогопо восьмой сумматоры-нычитатели,причем параллельный информационныйвыход первого блока регистров соеди-нен с параллельным информационнымвходом пятого блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора, параллельный информационный выход второгоблока регистров соединен с параллел ным информационным в блока регистров, парационный выход к с информационными его.и четвертого коммутаторов, параллельный информационный выходтретьего блока регистров соединен спараллельным информацйонньж входоседьмого блока регистров, параллелный информационный выход которогосоединен с информационными входамивторого и пятого коммутаторов, выход второго коммутатора соединенс первым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки, выход первого коммутаторакодов соединен с первым информационным входом шестого сумматора-вычи136147 25 35 50 1 тателя, выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитателя, выход четвертого коммутатора соединен с первым информационным входом третьего коммутатора кодов, второй информационный вход которого. соединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старшего разряда четвертого коммутатора, выход пятого коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого соединен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разряда пятого коммутатора, выходы третьего и четвертого коммутаторов кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вычислителей, последовательный вход первого блока регистров соединен с информационным выходом первого сумматора, последовательный информационный выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычитателя, информационный выход которого соединен с первым информационным входом пятого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом первого сумматора-вычитателя, последовательный выход третьего блока ,регистров соединен с вторым информационным входом шестого сумматоравычитателя, информационный выход которого соединен с вторым информационным входом второго сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом четвертого сумматоравычитателя, информационный выход которого соединен с последовательным информационным входом третьего блока регистров и третьим информационным выходом устройства, информационный выход пятого коммутатора соединен с вторым информационным входом пятого сумматора-вычитателя, вход 1 О 15 20 30 40 45 55 первого элемента задержки соединен с выходом старшего разряда второго коммутатора, информационный вход второго элемента задержки соединен с выходом старшего разряда третьего коммутатора, информационный выход третьего сумматора-вычитателя соединен с первым информационным входом восьмого сумматора-вычитателя, ин-. формационный выход восьмого сумматора-вычитателя соединен с четвертым информационным выходом устройства, с первыми инФормационными входами вычитателя и второго сумматора и с последовательным информационным входом четвертого блока регистров, вторые информационные входы восьмого сумматора-вычитателя и вычитателя соединены соответственно с вторым и третьим информационными входами уст-. ройства, второй информационный вход второго сумматора соединен с третьим информационным входом устройства, информационные выходы второго сумматора и вычитателя соединены соответственно с пятым и шестым инФормационными выходами устройства, причем первый вход блока управления подключен к первому информационному выходу первого сумматора, второй вход блока управления подключен к второму информационному выходу четвертого сумматора-вычитателя, третий вход блока управления подключен к выходам знаковых разрядов вычитателя, второго сумматора и восьмого сумматора-вычитателя, выход блока управления соединен с управляющими входами первого, второго, третьего, четвертого, пятого, шестого и седьмого блоков регистров первого, вто" рого, третьего, четвертого и пятого коммутаторов, первого, второго, третьего и четвертого элементов задержки, первого, второго, третьего и четвертого коммутаторов кодов, 1первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров-вычитателей.2. Устройство по и. 1, о т л и - ч а ю ш е е с я тем, что первый, второй, третий и четвертый блоки регистров содержат п параллельно соединенных сдвиговых регистров ( й1, 2, , %, где % - разрядность операндов), входы первого, второго, третьего и четвертого блоков регистров соединены с, соответствуюцими1 последовательными входами блоков регистров, последовательиые выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с последовательными выходами соответствующих блоков регистров, параллельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с параллельными выходами соответствующих блоков регистров, а пятый, шестой и седьмой блоки регистров содержат й парал 1 ЗМ 7лельно соединенных сдвиговых регистров ( ь = 1, 2, , %, где разрядность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными входами соответственно пятого, шестого и седьмого блоков регистров, выходы старших разрядов о -го сдвигового регистра пятого, шестого и седьмого блоков регистров соединены с после- . довательными входами каждого сдвигового регистра соответственно в пятом, шестом и седьмом блоках регистров.Изобретение относится к цифровой вычислительной технике и предназначено для вычисления тригонометрических функций и преобразования координат. 5Известны устройства, работающие по алгоритму Волдера и содержащие регистры, сумматоры-вычитатели, обработка информаций в которых ведется по четырем каналам 11. 10Наиболее близким по технической сущности к изобретению является устройство, содержащее регистры, сумматоры, вычислитель, коммутаторы и сумматоры-вычитатели. Устройство 15 работает по алгоритму двойных итераций и предназначено для вычисления тригонометрических функций и преобразования координат 2.Недостатком известных устройств 20 является их низкое быстродействие.Цель изобретения - повышение быст ,родействия устройства за счет парал-. лельной обработки информации в каждом из каналов. 25Поставленная цель достигается тем, что вычислительное устройство, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммута- З 0 торы, первый, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управления, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумма. тора, информационный выход которого 2соединен с первым информационным выходом резульгата устройства, выход первого коммутатора соединен с вторым информационным входом первого сумматора, информационный выход первого сумматора-вычитателя соединен с вторым информационным выходом результата устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вычитателя соединен с выходом четвертого коммутатора, первый информационный вход третьего сумматора-вычислителя - с последовательным выходом четвертого блока регистров, а второй информационный вход третьего сумматора-вычитателя " с первым информационным входом устройства, дополнительно содержит пятый, шестой и седьмой блоки регистров, пятый коммутатор, первый, второй, третий и четвертый элементы задержки, первый, второй, третий и четвертый коммутаторы кодов, с четвертого по восьмой сумматоры-вычитатели, причем параллельный информационный выход первого блокарегистров соединен с параллельным информационным входом пятого блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора, параллельный информационный выход второго блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельный информационный выход которого5 10 15 20 25 30 40 50 55 3 1соединен с информационными входамитретьего и четвертого коммутаторов,параллельный информационный выходтретьего блока регистров соединенс параллельным информационным входом седьмого блока регистров, параллельный информационный выход которогосоединен с информационньпя входамивторого и пятого коммутаторов, выход второго коммутатора соединен спервым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки,выход первого коммутатора кодовсоединен с первым информационнымвходом шестого сумматора-вычитателя,выход третьего коммутатора соединен с первым информационным входомвторого коммутатора кодов, второйинформационный вход которого соединен с выходом второго элемента задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитателя,выход четвертого коммутатора соединен с первым информацйонным входомтретьего коммутатора кодов, второйинформационный вход которого соединен с выходом третьего элементазадержки, информационный вход которого соединен с выходом старшегоразряда четвертого коммутатора,выход пятого коммутатора соединенс первым информационньщ входом четвертого коммутатора кодов, второйинформационный вход которого соединен с выходом четвертого элементазадержки, информационный вход которого соединен с выходом старшегоразряда пятого коммутатора, информационные выходы третьего и четвертого коммутаторов кодов соединеныс первыми информационными входамисоответственно четвертого и первогосумматоров-вычитателей, последовательный информационный вход первого блока регистров соединен с информационным выходом первого сумматора, последовательный информационный выход второго блока регистров соеди" нен с вторым информационным входом седьмого сумматора-вычитателя, информационный выход которого соединен с первым информационньщ входом пятого сумматора-вычитателя, инфор" мационный выход которого соединен с вторым информациониьщ входом перво 1361474 го сумматора-вычитателя, последова,тельный информационный выход третьего блока регистров соединен с вторыминформационным входом шестого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом второ о сумматора-вычитателя, информационный выходкоторого соединен с вторым информационным входом четвертого сумматоравычитателя, информационный выходкоторого соединен с последовательныминформационным входом третьего блокарегистров и третьим информационнымвыходом устройства, информационныйвыход пятого коммутатора соединен свторым информационным входом пятогосумматора-вычитателя, информационный вход первого элемента задержкисоединен с выходом старшего разряда второго коммутатора, информационный вход второго элемента задержки соединен с выходом старшегоразряда третьего коммутатора, информационный выход третьего сумматоравычитателя соединен с первым информационным входом восьмого сумматора-вычитателя, информационный выходвосьмого сумматора-вычитателя соединен с четвертым информационнымвыходом устройства, с первыми информационными входами вычитателя и второго сумматора и с последовательныминформационным входом четвертогоблока регистров, вторые информационные входы восьмого сумматора-вычитателя и вычитателя соединены соответственно с вторым и третьим информационными входами устройства, второй информационный вход второгосумматора соединен с третьим информационным входом устройства, информационные выходы второго сумматора ивычитателя соединены соответственнос пятым и шестым информационнымивыходами устройства., причем первыйвход блока управления подключен кпервому информационному выходу первого сумматора, второй вход блокауправления подключен к второму информационному выходу четвертого сумматора-вычитателя, третий вход,блока управления подключен к выходамзнаковых разрядов вычитателя, второ-го сумматора и восьмого сумматоравычитателя, выход блока управлениясоединен с управляющими входами первого, второго, третьего, четвертого,; = -51 о ч; при вычисленииарктангенса;1 2е ) й . 5Обработка информации по 1 разрядов при сдвиге чисел на коммутаторах на 1,. 1 + 1, 2 1 и 2+ 1 разрядов приводит к необходимости перестановки знаковых разрядов от итерации к итерации как между отдельными линейками регистра, так и поразрядам линеек. Это в свою очередьпри одновременной записи результатов итераций в регистры ВУ приводит к чрезмерному усложнению коммуматоров. Дополнительные регистры выполняют функции размножениязнаков без усложнения коммутаторов.Дополнительные элементы задержкиосуществляют, задержку старшего разряда о -разрядной группы на одинтакт. Блоки перестановки разрядовсовместно с элементами задержкиосуществляют сдвиг выходных и-разрядных кодов коммутаторов на одинразряд влево следующим образом:первый - ( и - 1)-й разряды коммутируются на место второго - п -го разрядов соответственно, а о -Й разряд 30через элемент задержки на местопервого разряда. Таким образом, по 1. лученные на коммутаторах сдвиги на(21 + 1) и на -(+ 1) разрядовпреобразуется к сдвигам на -21 и З 5на - 1 разрядов соответственно.Для выдачи операндов 2, у , х,6 последовательными (следующимиодна за другой) .о -разрядными группами обычный последовательный (сдвиговый) М - разрядный регистр ( Мразрядность операндов) разделяетсяна и частей, разрядность каждой изкоторых равна й/п.Для преобразования (фиг, 2) обычный сдвиговый регистр разделяетсяна й = 3 части (1, 1 Х и 1 Г 1), разрядность каждой из которых равна М/ь == 4. Число в регистр записываетсякак показано на фиг. 2. Нумерация 50разрядов дана, начиная с младших.При показанной (фиг. 2) компоновкечастей 1-11 регистра в каждом такте сдвига выдается ь очередных разрядов числа. 55Сдвиг в используемых в устройстверегистрах ничем не отличается отсдвига в обычном последовательном 147регистре и осуществляется, также, как и в известном устройстве с помощьювырабатываемых в блоке управлениясинхросерий, подаваемых на синхровходы регистра.Сдвиг на один разряд влево осуществляется с помощью однотактового элемента задержки (блоки 15 и 16),служащие для преобразования кодаА 2 12 ф" в код А 2, и блоки 13 и 14, служащие для преобразованиякода А 2 +"ц код А 2 , Для сдвига1-й разряд группы перестанавливается на место ( 1 + 1)-го разряда тойже группы (Фиг. 3) при 1= 1 + Ь -1), а о -й разряд через однотактный элемент задержки переходит на место первого разряда следующей группы.В коммутаторе 17 кодов (Фиг. 4) элементы НЕ 33-35 используются при работе сумматора-вычислителя 21.в режиме вычитания. При этом разностьА-В заменяется суммой А + В д, адополнительный код 1.В 3 о Формируется как поразрядная инверсия кода В с добавлением в режиме вычитания на вход переноса младшего разряда сумматора-вычитателя, При вычислении по алгоритму (1) элементы И-ИЛИ управляются иэ устройства управления потенциалом Е, = + 1 или= -11и на вход сумматора-вычитателя 21 коммутируется прямой или инверсный код числа х 2 . При вычислении по алгоритму (21 потенциалы . на коммутаторы 17 и 18 из устройства не поступают, элементы 36-38 И-ИЛИ закрываются и входы х; 2и2 . сумматоров-вычитателей 21 и 27 отключаются. По аналогичному принципу построены коммутаторы 19 и 20 кодов, с той разницей, что элементы И-ИЛИ содержат по три двухвходовых схемы И. При вычислении по алгоритму (1) отключаются вырабатываемые в блоке управления потенциалы, управляющие коммутацией на сумматоры-вычислители 24 и 21 членов2 (2 "1 и х. 2 (алгоритма (2), а при вычислении по ал- . горитму (2) отключаются потенциалы, управляющие коммутацией на суммато-,-(21 ф 4 ры-вычитатели 24 и 21 членов2 и к,2 (2+"1 алгоритма (1).Основные функции блока управления заключаются в следующем: выработка тактирующей серии сдвига информации в блоках 1-7 регистров136147 10 35 40 формация также выдается и -разрядны 9 1 (выдается непрерывно); выработка синхросерии тактирования элементов 13-16 задержки, выполненных на Э - триггерах (выдается непрерывно);выработка сигналов записи начальных значений координат и угла в блоки 1-4 регистров; выработка сигналов перезаписи информации в блоки 5-7 регистров из блоков 1-3 регистров (ПЗХ, ПЗУ, ПЗ) формирование по- тенциалов номера итерации (кода итерации) для управления коммутаторами 8-12.Если коммутаторы выполнены на элементах И, объединенных схемой ИЛИ, вырабатывается номер итерации. Если коммутаторы выполнены на селекторах-мультиплексорах, вырабатывается код итерации, соответствующий типу селектора, формирование потенциалов ;, 1+ и 1 1 и управляющих работой коммутаторов 17-20 кодов и сумматорами-вычитателями 21-28, Причем, как видно из алгоритмов (1) и (2) и описания выполнения вычислений в устройстве, эти потенциалы можно объединить в три группы. В первой группе - потенциал управления коммутаторами 17 и 19 кодов,и сумматорами-вычитателями 21 и 24 УП 1 = ;Ц+, в алгоритме (1)1, в алгоритме (2). Причем в первом случае коммутатор кодов пропускает код,сдвинутый на (2 1 + 1) разрядов, во втором - на 2 разряда. Во второй группе - потенциал управления сумматорами-вычитателями 22 и 25 УП 2 = + , в алгоритме (1) Р. , в алгоритме (2). т 1 5 1 О 15 Ю 25 30 выработки потенциалов УП 1-УПЗ определена блок-схемой алгоритма функционирования блока управления.Устройство работает следующим образом.Начальные значения координат г Ч, х и угла О заносятся в блок 1-4 регистров соответственно, В начале каждой итерации координаты 2;, Ч; и Х перезаписываются в блоки 5-7 регистров соответственно. В каждом такте работы устройства содержимое блоков 1-4 регистров выдается ь -разрядными группами на входы сумматоров 30 и сумматороввычитателей 24, 26 и 23В блоках 5-7 регистров в каждом такте работы, также как и в блоках 1-4 регистров производится сдвиг информации на один разряд, а в блоке регистров в целом - на и разрядов. Одновременно в каждом такте содержимое старшего разряда и -го сдвигового регистра блоков 5-7 регистров (знак числа) перезаписывается по последовательным сдвиговым входам в 1 -и данных регистров. Таким образом обеспечивается размножение .знака, необходимое для коммутаторов 8-12, а старшие раз. ряди блоков 1-3 регистров остаются свободными для записи результатовтекущеи итерации ( Е; -, у; +Х 1+).На коммутаторе 8 формируется значение 2; 2 2 , на коммутатораху 2-(2+11 и Х 2 (2+111на коммутаторах 9 и 12 - У 2соответственно, Причем с выходов коммутаторов 8-12 ин-: ми группами. Элементы 13-16 задержки осуществляют задержку на один такт старшего (г-го) разряда группыВ третьей. группе - потенциал управления коммутаторами 18 и 20 кодов и сумматорами-вычитателями 23 и 26 УП 3 =, в алгоритме (1)О, в алгоритме (2).Перечисленные функции блока управления выполнены на стандартных элементах цифровой техники (распределитель импульсов, счетчик, логические схемы). Порядок выработки сигналов записи начальных данных определяется временной диаграммой обмена информацией между ВУ и внешними устройствами. Логическая схема выходного кода соответствующего ком 45 мутатора Работу коммутаторов кодов покажем на примере потетрадной обработке информации (обработки последовательным кодом в системе счисления с основанием 2 ф). Пусть первый - четвертый нумерация разрядов тетрады выходного кода коммутатора, начиная с младшего. Первый, третий разряды (выходы) коммутатора в коммутаторе кодов коммутируются на позиции второго - четвертого разрядов, а выход четвертого разряда коммутатора через элемент задержки -136147 25 на.позицию первого разряда. Такимобразом осуществляется сдвиг числа,представленного последовательнымкодом в системе счисления 2 , наодин двоичный разряд влево,. В результате выходные потетрапные, кодычисел у2 " " х;х 2 (г, у; 2 1"1 коммутаторов 9-12 преобразуются с помощьюэлементов 15, 13, 16 и 14 задержки 1 Ои коммутаторов 19, 17, 20 и 18 кодов в коды у; 22, х; 2 Х 22и у; 2соответственно.При вычислении по алгоритму (1)выходы элементов 15 и 16 задержки 15отключаются, сдвиг кодов в коммутаторах 19 и 20 не производится и информация с выходов коммутаторов 11и 12 ( у 1 2 (2"1 и х; 2 21+1 )передается без изменения через коммутаторы 19 и 20 на входы сумматоров-вычислителей 24 и 26. При вычислении по алгоритму (2) входы сумматоров-вычитателей 21 и 27, связанные с коммутаторами 17 и 18 кодов,отключаются и информация, поступаю- . щая на вторые входы указанных сумматоров-вычитателей, передается на их выходы без изменения.В -й итерации вычисления по ал- ЗО горитму (1) производятся следующимобразом.На сумматоре-вычитателе 24 вычитается разность 5 = ;- 1;+фх;ч; 2 (г , на сумматоре-вычитателе 25 - сумма 52, = 5+ ;и 2;ц 35 и на сумматоре-вычитателе 21 - значение координаты г,2= 524 + +х, 2 ", записываемое н блок 2 регистров. На сумматоре-вычитателе 26 вычисляется разность 9 х =х; 2. 1+ "1, на сумматоре-вычитателе 22 - разность 5Р, 2 "+"1 у и на сумма 1 Х т +торе-вычитателе 27 - значение .коор 45 динаты х = 5 г - у 2 , записываемое в блок 3 регистров. На вторые входы сумматоров-вычитателей 23 и 28 и на объединенные входы сумматора 3 1 и вычитателя 29 поступают угловые постоянные о(;, , а;+г н о(;+З соответственно. В результате на сумматоре-вычитателе 28 получается очередное приближение угла 8.+э=1+1+" ф11+2 12 ф 55 записываемое в блок 4 регистров, а на сумматоре 3 1 и вычитателе 29 соответственно р;+4 = 81 Э + о 1 З и 123 11 ф .= Е 1+3 3;, знаки которыхвыдаются в блок управления для формирования признака направлениявращенияПо алгоритму (2) вычисления в-й итерации выполняются следующимобразом.На сумматоре 30 производитсясложение координаты 2; с величиной2, 2 2 , формируемой на коммутаторе 8. Очередное приближение координаты Е; = 2 + Е, 2 -2записывается в блок 1 регистров. Насумматоре-вычитателе 24 вычисляетсяразность у; - у;2 2 и на сумматоре-вычитателе 25 - значениекоординаты у;+ = У; - у; 2 ++ ; - х. - 2 +1, записываемое через сумматор-вычитатель 21 в блок2 регистров, На сумматоре-вычитателе 26 вычисляется разность2и на сумматоре-вычитателе22 - значение координаты .х;+2 г - ; у; 2 (+" 1, записываемое через сумматор-вычитатель 27в блок 3 регистров. Очередное приближение угла 8; = 6; + с;вычисляется на сумматоре-вычитателе23 и через сумматор-вычитатель 28записывается в блок 4 регистров, Навторые входы сумматора-вычитателя28, сумматора 31 и вычитателя 29,являющиеся входами устройства, информация при вычислении по алгоритму (2) не поступает,Эффективность изобретения заключается в повышении его быстродейстИ+ 1вия в , раз, где й - разрядМ/ь + 1ность кодов, а единица учитывает дополнительный такт. Причем с ростом затраты оборудования на единицубыстродействия снижаются, так какпри этом в и раз увеличивается лишь разрядность сумматоров и межблочныхцепей коммутации данных, а общая разрядность регистров, внешних цепеикоммутации данных и сложность схемы управления не увеличивается.Проведенные проработки принципиальных схем при К = 24 дают следующие приближенные количественныеоценки, При переходе к одновременнойобработке двух разрядов при п = 2быстродействие увеличивается в 1,9 раза,приП. = 3 в 2,8 раза,при =4 в 3,6 раза, а обьем оборудования устройства -соотсетственно в 1,5;1,6 и 1,7 раза