Следящий измеритель частоты

(51) 4 ДЕТЕЛЬСТВ АВТОРСКОМдисккстраблок 5 опорныхриминатор 3,полятор 6,. оп многовходовые тижения поста новые функцио ством предлаг рителя час его канало при практичес нал/шум в полволяет на оди чувствительно входного сиги 20 дБ) снизит теристики, 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ АНИЕ ИЗОБРЕТ(56) Авторское свидетельство СССРР 766024, кл. Н 03 Ь 7/00, 1978.(54) СЛЕДЯЩИЙ ИЗИЕРИТЕЛЬ ЧАСТОТЫ(57) Изобретение относится к радиотехнике иможет быть использовано длвыделения сигнала с изменяющейся вовремени частотой. Цель изобретения -повьппение чувствительности. Устройство содержит цифровой управляемыйгенератор 4, смеситель 1 частот,усилитель 2 промежуточной частоты,частот, цифрово" цифровой фильтр-э еративный сумматор 8, ключи 7 и 9. Для досвленной цели образованы нальные связи. Достонаемого следящего изме- ) является линейность бнаружения и измерения ки любом отношении сигосе УПЧ. Устройство пози-два порядка повысить сть канала обнаружения ала и существенно (на ь его пороговые харакз,п, ф-лы 3 ил1298675 Составитель Е.МинкиТехред Н. Глущенко бко едактор рректор С,Шек аказ 884/4 Подписноекомитета СССР и и открытии ушская наб., д, 4/5 3 Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4 Госделам1 12986Изобретение относится к радиотехнике и может быть использовано длявыделения сигнала с изменяющейся вовремени частотой.Цель изобретения - повышение чувствительности.На фиг, 1 приведена блок-схема следящего измерителя частоты на Фиг.2 -функциональная схема цифрового дискриминатора; на фиг, 3 - функциональная схема синхронизатора и многовходового делителя.Следящий измеритель частоты состоит из смесителя 1 частот, усилителя 2 промежуточной частоты, цифрового дискриминатора 3, цифрового управляемого генератора 4, блока 5 опорныхчастот, цифрового фильтра-экстраполятора 6, первого ключа 7, оперативного сумматора 8, второго ключа 9,Цифровой дискриминатор 3 состоитиз формирователя 10 мерных интервалов, первого и второго вентилей 11и 12, реверсивного счетчика,13, синхронизатора 14., многовходового делителй 15, первого регистра 16, интегрирующих блоков 17 и 18, второго регистра 19, многовходовой схемы И 20,многовходовой схемы И-ИЛИ 21, оперативного сумматора 22, Формирователя23 модуля входного числа, пороговыхкаскадов 24 и 25, порогового вентиля26, схемы ИЛИ 27,Синхронизатор 14 состоит иэ счетчика 28, дешифратора 29, шести КЗ- З 5триггеров 30.1-30.6, восьми схемИЛИ 31,1-31,8, счетчика 32 и многовходовой схемы И 33, выходов 34.134.12 синхронизатора 14, являющихсявыходами цифрового дискриминатора 3, 40Следящий измеритель частоты содержит последовательно соединенные цифровой управляющий генератор 4, смеси- тель 1, второй вход которого являет ся входом устройства, и усилитель промежуточной частоты 2, а также блок 5 опорных частот, первый выход которого подключен к счетному входу цифрового дискриминатора 3, первый информационный выход которого подключен к информационному входу цифрового фильтра-экстраполятора 6, выход которого подключен к первому информационному входу оперативного сумматора 8, второй информационный вход которого является входом установкикода прогноэируемого значения частоть 1 входно,го сигнала, а также первый 7 и вто 75 2рой 9 многовходовые ключи, при этомвыход усилителя 2 промежуточной частоты подключен к сигнальному входуцифрового дискриминатора 3, второйинформационный выход которого подключен к управляющим входам обоихмноговходовых ключей 7 и 9, выходоперативного сумматора 8 подключен кинформационному входу первого многовходового ключа 7, выход которогоявляется выходом устройства, и к инФормационному входу цифрового управляющего генератора 4, к счетномувходу которого подключен второй выход блока 5 опорных частот, третийвыход цифрового дискриминатора 3 через второй многовходовый ключ 9 подключен к управляющему входу цифрового фильтра-экстраполятора 6, а четвертый, пятый, шестой выходы цифрового дискриминатора 3 соответственноподключены к управляющему входу кодаоперативного сумматора 8, установочному входу цифрового управляющего генератора 4 и К-входу оперативногосумматора 8. В цифровом дискриминаторе 3 первый вход Формирователя 10 мерных интервалов является сигнальным входом цифрового дискриминатора, первый выход через первый вентиль 11 подключен к счетному входу реверсивного счетчика 13, подключенного выходом к информационному входу первого регистра 16, выход которого является первым информационным выходом цифрового дискриминатора 3 второй выход Формировате с ля 10 мерных интервалов через второй вентиль 12, второй вход которого, объединенный с вторым входом первого вентиля 11 является счетным входом цифрового дискриминатора 3, подключен к входу синхронизатора 14, первый выход которого 34.1 подключен к установочному входу первого регистра 16, Я-выходы значащих разрядов и Ц-выход знакового разряда которого соответственно подключены к первому и второму информационным входам первого интегрирующего блока 17, подключенного выходом к информационному входу второго регистра 19, а Я-выходы значащих разрядов и Я"выход знакового разряда первого регистра 16 подключены соответственно к первому и второму информационным входам второго интегрирующего блока 18, выход которого через первый и четвертый входы мно 1298675говходовой схемы И 20 подключен к первому информационному входу оперативного с умматора 22, к второму ин- формационному входу которого через многовходовую схему И-ИЛИ 21 подклю чены соответственно Я-выходы и Ц-выходы значащих разрядов второго регистра 19, выход оперативного сумматора 22 подключен к входу формирователя 23 модуля входного числа, первый и второй выходы которого подключены соответственно к входам первого и второго пороговых каскадов 24 и 25, причем прямой выход первого порогового каскада 24 подключен к входу схемы ИЛИ 27, выход которой является вторым информационным выходом цифро" вого дискриминатора, а инверсные выходы обоих пороговых каскадов 24 и 25 подключены к второму входу схе мы ИЛИ 27 через третий вентиль 26, второй выход 34.2 синхронизатора 14 подключен к К-входу реверсивного счетчика 13 и к третьим входам обоих интегрирующих блоков 17 и 18, четвер 25 тые входы которых подключены к третьему выходу 34.3 синхронизатора 14, четвертый выход 34.4 которого подключен к установочным входам реверсивного счетчика 13, при этом второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы 34.2-34.8 синхронизатора 14 являются третьим выходом цифр 6 вого дискриминатора 3, девятый, десятый и одиннадцатый вы ходы 34,9-34.11 синхронизатора 14 соответственно являются четвертым, пятым и шестым выходами цифрового дискриминатора 3, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый выходы 35,1-35,10 синхронизатора 14 через многовходовый делитель 15 соответственно подключены к установочным входам второго регистра 19, вторым входам многовходовой схемы И 20, к управляющему входу оперативного сумматора 22, вторым и третьим входам многовходовой схемы И-ИЛИ 21. К-входу оперативного сумматора 22, первому и второму управляющим входам формирователя 23 модуля входного числа, опросному входу первого порогового каскада 24, опросному входу второ 55 го порогового каСкада 25 и К-входам обоих интегрирующих блоков 17 и 18, а двадцать второй выход синхрониза тора подключен к второму входу формирователя 10 мерных интервалов.В синхронизаторе 14 счетный вход счетчика 28 является входом синхронизатора 14, выходы значащих разрядовсчетчика 28 подключены соответственно к входам дешифратора 29, второй и четвертый выходы которого подключены соответственно к Я- и К-входам первого триггера 30.1, пятый и седьмой выходы к Я- и К-входам второго триггера 30.2, восьмой и десятый выходы к Я- и К-входам третьего триггера 30,3, тринадцатый и пятнадцатый вы ходы к 8- и К-входам четвертого триггера 304, восемнадцатый и шестнадцатый выходы к Б- и К-входам пятого триггера 30.5, а двадцатый и двадцать второй выходы к Б- и К-входам шестого триггера 30,6, причем первый выход дешифратора 29 является первым выходом синхронизатора 14, выход первого триггера 30.1 - вторым выходом синхронизатора 14, третий выход дешифратора 29 - третьим выходом синхронизатора 14, выход второго триггера 30,2 - четвертым выходом синхронизатора 14, выход первой схемы ИЛИ 31. 1, к входам которой подключены третий и шестой выхоцы дешифратора 29, является пятым выходом синхронизатора, выход третьего триггера 30,3 - шестым выходом синхронизатора 14, выход второй схемы ИЛИ 31,2, к входам которой подключены третий и девятый выходы дешифратора 29, является седьмым выходом синхронизатора 14, выход четвертого триггера 30.4 - восьмым выходом синхронизатора 14, выход третьей схемы ИПИ 31.3. к входам которой подключены третий и четырнадцатый выходы дешифратора 29, является девятым выходом синхронизатора 14, семнадцатый, двадцать первый и шестой выходы дешифратора 29 являются соответственно десятым, одиннадцатым, двенадцатым выходами синхронизатора 14, выход четвертой схемы ИЛИ 31.4, к входам которой подключены выходы второго и четвертого триггеров 30.2 и 30.4, является тринадцатым выходом синхронизатора 14, выход пятой схемы ИЛИ 31.5, к входам которой подключены шестой, девятый, четырнадцатый и семнадцатый выходы дешифратора 29, является четырнадцатым выходом синхронизатора 14, выходы третьего и пятого триггеров 30.3 и 30.5 - соответствен 1298675но пятнадцатым и шестнадцатым выходами синхронизатора 14, выход шестой схемы ИЛИ 31.6, к входам которой подключены двенадцатый и двадцать первый выходы дешифратора 29, является семнадцатым выходом синхронизатора 14, выход седьмой схемы ИЛИ 31.7, к входам которой подключены одиннадцатый и девятнадцатый выходы дешифратора 29, является восемнадцатым выходом 10 синхронизатора 14, выход восьмой схемы ИЛИ 31,8, к входам которой подключены выходы четвертого и шестого триггеров 30,4 и 30.6, является девятнадцатым выходом синхронизатора 14, фа 15 четырнадцатый, двадцать первый и двадцать третий выходы дешифратора 29 соответственно - двадцатым, двадцать первым и двадцать вторым выходами синхронизатора 14. гоСледящий измеритель частоты работает следующим образом (фиг. 1).Входной сигнал с несущей частотой Й поступает на один вход смесителя сна второй вход которого поступает выходной сигнал цифрового управляемого генератора 4 с частотойоЙгР= ИЙ (2, величина которой определяется номиналом тактовой частоты ., ЗО поступающей с выхода блока 5 опорных частот, и на этапе обнаружения сигнала числом М установки прогнозируемого значений частоты, поступающим с выхода оперативного сумматора 8. 35 Усилитель 2 промежуточной частоты выделяет из выходного сигнала смесителя гармоническую составляющую с разностной частотой йр =Йс причем Я 6 И - Р, Е + Г), где 40 Й - номинальное значение промежуточонои частоты, Р - максимальная погрешность прогнозирования частоты входного сигнала.45Сигнал промежуточной частоты й поступает на сигнальный вход цифрового дискриминатора 3, на счетный вход которого с выхода блока 5 опорных частот поступают импульсы эталонной счетной частоты й . Дискриминатор 3 работает как периодомер-обнаружитель входного сигнала, временные (мерные) интервалы которого равны целому числу К периодов сйгнала промежуточной частоты ф . Эти интервалы измеряютПрся путем подсчета счетных импульсов эталонной частоты. Образующееся при этом число 0 пропорциональное длительности мерного интервала, сравнивается в дискримичаторе 3 с постоянным числом В , в результате чего нао 1первом информационном выходе дискриминатора 3 в каждом цикле измерений формируется число, равное разности чисел счетных импульсов в мерном интервале и в эталонном интервале, соответствующем аналогичному числу периодов номинальной промежуточнойчастоты:д 1=М -1 =К (- Т )О Э 1 О1 1 Кйдйпр=к( - - - )= ---пр о о Сигнал рассогласования ф д И, вциФровом виде с первого информационного выхода дискриминатора 3 посту.пает в цифровой фильтр-экстраполятор б, содержащий в общем случае инакапливающих сумматоров, на выходекоторых формируется управляющее число Б, пропорциональное сумме одинарного, двойного, тройного, и-гопорядка интеграла от величины рассогласования. Это число при наличии навтором информационном выходе дискриминатора 3 положительного потенциала,соответствующего обнаружению входного сигнала, открывающего многовходовые ключи 7 и 9,поступает на второйвход оперативного сумматора 8, напервый вход которого поступает в цифровом виде число И установки прогнозируемого значения частоты входногосигнала. При этом выходное число сумматора 8, соответствующее текущемузначению частоты входного сигнала,управляет частотой цифрового генера"тора 4 таким образом что ошибка рас)согласования по частоте на первоминформационном выходе цифрового дискриминатора 3 стремится к нулю. Одноновременно это же число через открытый вторым выходным информационнымсигналом дискриминатора 3 многовходовый ключ 9 поступает на выход следящего измерителя частоты.Таким образом, в режиме измеренияна выходе оперативного сумматора 8в каждом цикле измерений формируютсячисла Б = ИИ, , строго соответствующие текущим значениям допплеровской частоты входного сигнала,Цифровой дискриминатор 3 работаетследующим образом (фиг, 2),Сигнал промежуточной частоты поступает на первый вход формирователя1298610 мерных интервалов, первый выход которого в начале мерного интервала цикла закрывает первый вентиль 11, а второй выход открывает второй вентиль 12, через который счетные импульсы блока 5 опорных частот поступают на вход синхронизатора 14, на выходе которого формируются 22 сигнала, управляющих работой устройства в целом. Первый управляющий сигнал переписывает оставшиеся в реверсивном счетчике 13 от предыдущего цикла измерений числа+ ЬМ, в регистр 16, второй сигнал обнуляет реверсивный счетчик 13, а четвертый, поступа-ющий на соответствующие разряды этого счетчика, записывает в него в обратном коде число= - Г гооогде 1 - число эталонных импульсовсчетной частоты, используемых в синхронизаторе 14 дляФормирования последнего 25(22-го) управляющего сигнала,который поступает на второйвход Формирователя 10 и переключает его выходы таким образом, что первый выход от- ЗОкрывает вентиль 11, а второйвыход закрывает вентиль 12.При этом счетные импульсы поступают на счетйый вход реверсивного счетчика 13, на выходе которого в З 5 1-м цикле измеренийформируется числосьМ:( --- ) - ( . - )=КЕ Кйрпо40окоторое в начале следующего (+1)-го цикла измерений первым управляющим сигналом импульсом переписывается в регистр 16, откуда это число в режиме 45 слежения с помощью управляющих сигналов переписывается в цифровой Фнльтрэкстраполятор 6.Одновременно с процессом измерения частоты рассогласования цифровой диск"50 риминатор 3 обеспечивает периодическое (с периодом Т = МК 1 И ) обнаружение входного сигнала, принимаемого на фоне шумов, обуславливающих нормальное (гаусовское) или лапласовское распределение фазовых флуктуаций смеси сигнала и шума, либо только шума, С этой целью производится раздельное накопление на интервале обнару 1 Ф М = -ьМ);1 пМ,= , ьМ; ш, + ш = М=тй/К,где ш , ш - соответственно числа положительных ь М; и отрицательных -ьМ; отсчетов выборок разности приращений фазы входного сигналана интервале Т,М - суммарное число положительных и отрицательныхвыборок М;.В случае воздействия смеси сигнала и шума с лапласовским распределением фазовых флуктуаций интегрирующий блок 17 (18) реализует знаковый алгоритм накопления выборок Ю+ПьМД = ш1=М =, цГЬКД =ш1, при ЬМ;О Накопление за интервал Т числа М, иэ интегрирующего блока 17 с помощью управляющих сигналов 34,1, Формируемых на выходе многовходового делителя 15, переписываются во второй регистр 19, на выходе которого образуются положительное и отрицательное значения этих чисел, которые в соответствующих циклах обработки поступают через многовходовую схему И-ИЛИ 21 на первый вход оперативного сумматора 22, на другой вход которого соответственно через многовходовую схему И 20 из накапливающего сумматора 18 поступают числа М, .В результате на выходе оперативного сумматора 22 каждые Т секунд 75 8жения Т положительных и отрицательных чисел с выхода регистра 16, соответствующих отрицательным или положительным выборкам рассогласования частоты входного сигнала относительно опорной на -м интервале измерений. При этом в зависимости от вида закона распределения фазовых флуктуаций сигнала и шума используются соответствующие интегрирующие блоки 17 и 18.В случае воздействия нормальных фазовых флуктуаций сигнала и шума интегрирующий блок 17 (18) реализует линейный алгоритм накопления выборок1298 б9последовательно формируются числа Вг = Б,в- Бп и Игг М 18+ М, Далее эти числа поступают на вход формирователя 23 модуля входного числа, с , выхода которого модуль разностного 5 числа 1 Б .поступает на вход первого порогового каскада 24, а модуль суммарного числа ( Б ,- на вход второго порогового каскада 25,При условии (Игг /И на выхо 10 1де первого порогового каскада 24 формируется положительный потенциал прямого выхода каскада 24, соответствующий принятию решения о наличии во входной смеси сигнальной составляющей, Ксли СИМ , то на инверсном выходе каскада 24 формируется положительный потенциал, соответствующий принятию решения либо об отсутствии сигнальной составляющей, 20 либо.о наличии во входной смеси сигнальной составляющей, частота которой совпадает с центральной частотой полосового фильтра усилителя 2 промежуточной частоты, Для проверки последней гипотезы используется суммарный сигнал Б , модуль которого с выхода формирователя подается на второй пороговый каскад 25. При этом решение о наличии сигнальной составляющей во входной смеси, которому со" ответствует формирование на выходе третьего вентиля 26 положительного потенциала, принимается нри одновременном соблюдении двух условий: сум марное число И , модуль которого характеризует дисперсию распределения приращения фазы смеси шума, меньше второго порога Ио,и разностное число И , модуль которого характе- "О ризует смещение среднего распределения приращения фазы смеси сигнала и шума, так же меньше первого, порога 11 пар,45Таким образом, наличие на втором информационном выходе дискриминатора 3 (на выходе схемы ИЛИ 2) положительного потенциала соответствует принятию решения о том, что смещение среднего значения распределения приращения фазы сигнала и шума превышает заданный порог либо соответствующий порог не превышает величина среднеквадратического отклонения этого закона.Достоинством предлагаемого следящего измерителя частоты является линейность его каналов обнаружения и 75 10измерения при практически любом отношении сигнал/шум в полосе УПЧ, поскольку его первым нелинейным элементом является практически идеальный ограничитель, применяемый в формирователе импульсов нуль-пересечений сигнала промежуточной частоты, у которого потери в отношении сигнал/шум не превышает -1 дБ практически при любом (до 20 дБ) отношении сигнал/шум в полосе пропускания полосового фильтра УПЧ, в то время как при использовании обнаружителя с амплитудным детектором работоспособность канала обнаружения входного сигнала обеспечивается лишь при отношении сигнал/шум в полосе фильтра УПЧ большем 1.Повышение чувствительности предлагаемого следящего измерителя частоты по сравнению с известным оценивается как отношение полосы пропускания фильтра УПЧ к полосе пропуска" ния "эквивалентного" цифрового полосового фильтра, формируемого на втором информационном выходе цифрового дискриминатора, центральная частота которого совпадает со средней (на интервале Т) частотой входного сигнала:пч /1 ц р 2 Т о /ар- ММ -б 4 - 128.Таким образом, предлагаемый следящий измеритель частоты позволяет на один-два порядка повысить чувствительность канала обнаружения входного сигнала и существенно (на 20 дБ) снизить его пороговые характеристики.Ф о р м у л а изобретения1. Следящий измеритель частоты, содержащий последовательно соединеннь:. цифровой управляющий генератор, -,еситель, второй вход которого яв,:;.ется входом измерителя частоты, и усилитель промежуточной частоты, блок опорных частот, первый выход которого подключен к счетному входу цифрового дискриминатора, первый информационный выход которого подключен к информационному входу цифрового фильтра-экстраполятора, выход которого подключен к первому информационному входу оперативного сумматора, второй информационный .вход которого является входом установки кода прогнозируемого значения частоты входного сигнала, 1298 б 75 122, Измеритель по п. 1, о т л ич а ю щ и й с я тем, что цифровой дискриминатор содержит формирователь мерных интервалов, три вентиля, реверсивный счетчик, два регистра, два интегрирующих блока, многовходовую схему И, многовходовую схему И-ИЛИ, оперативный сумматор, блок формирования модуля входного числа, два пороговых каскада, схему ИЛИ, синхронизатор, и многовходовый делитель, причем первый вход ормирователя мерных 40 интервалов является сигнальным входом цифрового дискриминатора, первый выход через первый вентиль подключен к счетному входу реверсивного счетчика подключенного Выходом к инфоряа 45 ционному вход; первого регистра, выход которого является первым информационным выходом цифрового дискриминатора, второй выход формирователя мерных интервалов через второй вентиль, второй вход которого объединенный с вторым входом первого вентиля является счетным входом цифрового дискриминатора, подключен к входу синхронизатора, первый выход которого 55 подключен к установочному входу пер. Вого регистра, - выходы значащих разрядов и Ц-выход знакового разряда которого соответственно подключены и а также первый и второй многовходовые ключи, о т л и ч а ю щ и й с я тем, что, с целью повышения чувствительности, выход усилителя промежуточной частоты подключен к сигнальному входу 5 цифрового дискриминатора, второй информационный выход которого подключен к управляющим входам многовходовых ключей, выход оперативного сумматора подключен к информационному входу пер о вого многовходового ключа, выход которого является выходом измерителя частоты, и к информационному входу цифрового управляющего генератора, к счетному входу которого подключен второй выход блока опорных частот, третий выход цифрового дискриминатора через второй многовходовый ключ подключен к управляющему входу цифрового фильтра-экстраполятора, а чет вертый, пятый и шестой выходы цифрового дискриминатора соответственно подключены к управляющему входу оперативного сумматора, установочному входу цифрового управляющего генера-, тора и к К-входу оперативного сумматора. первому и второму информационным входам первого интегрирующего блока,под-ключенного выходом к информационномувходу второго регистра, а Я-Выходызначащих разрядов и Ц-выход знакового разряда первого регистра подключены соответственно к первому и второмуинформационным входам второго интегрирующего блока, выход которого через первый и четвертый многовходовыесхемы И подключен к первому информационному входу оперативного сумматора, к второму информационному входукоторого через многовходовую схемуИ-ИЛИ подключены соответственно Явыходы и Я-выходы значащих разрядоввторого регистра, выход оперативного сумматора подключен к входу формирователя модуля входного числа, первый и второй выходы которого подключены соответственно к входам первогои второго пороговых каскадов, причемпрямой выход первого порогового каскада подключен к входу схемы ШП 1, Выход которой является вторым информационным выходом цифрового дискриминатора, а инверсные выходы обоих пороговых каскадов подключены к второмувходу схемы ИЛИ через третий вентиль,второй выход синхронизатора подключенк К-входу реверсивного счетчика, ик третьим входам обоих интегрирующихблоков, четвертые входы которых подключены к третьему выходу синхроннза"тора, четвертый выход которого подключен к установочным входам реверсивного счетчика, при этом второй,третий, четвертый, пятый, шестой,седьмой, восьмой выходы синхрониза".тора являются третьим выходом цифрового дискриминатора, девятый, десятыйи одиннадцатый выходы синхронизаторасоответственно являются четвертым,пятым и шестым выходами цифровогодискриминатора, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый,шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый идвадцать первый выходы синхронизатора через многовходовый делитель соответственно подключены к установочнымвходам второго регистра, вторым вхо"дам многовходовой схемы И, к устано"вочному входу оперативного сумматора,вторым и третьим входам многовходовойсхемы И-ИЛИ, К-входу оперативного сумматора, первому и второму управляющимвходам формирователя модуля входного1298 бчисла, опросному входу первого порогового каскада и опросному входу второго порогового каскада и В.-входам обоих интегрирующих блоков, а двадцатьвторой выход синхронизатора подключен 5к второму входу формирователя мерныхинтервалов,ЗИзмеритель по и, 2, о т л ич а ю щ и й с я тем, что синхронизатор содержит счетчик, дешифратор,шесть К 8 -триггеров и восемь схем ИЛИ,причем счетный вход счетчика являетсявходом синхронизатора выходы значащих разрядов счетчика подключены соответственно к входам дешифратора,второй и четвертый выходы которогоподключены соответственно к 8- и Квходам первого триггера, пятый иседьмой выходы к 8- и В.-входам второго триггера, восьмой и десятый выходы 20к 8-.и К-выходам третьего триггера,тринадцатый и пятнадцатый выходы к8- и .В.-входам четвертого триггера,шестнадцатый и восемнадцатый выходык 8- и В.-входам пятого триггера, адвадцатый и двадцать второй выходы -к 8" и В.-входам шестого триггера,причем первый выход дешифратора является первым выходом синхронизатора,выход первого триггера - вторым выходом синхронизатора, третий выход дешифратора - третьим выходом синхронизатора, выкод второго триггера - четвертым выходом синхронизатора, выходпервой схемы ИЛИ, к входам которой 35подключены третий и шестой выходы дешифратора, является пятым выходомсинхронизатора, выход третьего триггера - шестым выходом синхронизатора,выход второй схемы ИЛИ, к входам ко О 75 14торой подключены третий и девятыйвыходы дешифратора, является седьмымвыходом синхронизатора, выход четвертого триггера - восьмым выходом синхронизатора, выход третьей схемы ИЛИ,к входам которой подключены третий ичетырнадцатый выходы дешифратора, является девятым выходом синхронизатора,семнадцатый, дваДцать первый и шестойвыходы дешифратора являются соответ"ственно десятым, одиннадцатым и двенадцатым выходами синхронизатора, выход четвертой схемы ИЛИ, к входам которой подключены выходы второго и четвертого триггеров, является тринадцатым выкодом синхронизатора, выход пятой схемы ИЛИ, к входам которой под.1.ключены шестой, девятый, четырнадцатый и семнадцатый выкоды дешифратора,является четырнадцатым выходом синхронизатора, выходы третьего и пятоготриггеров соответственно пятнадцатыми шестнадцатым выходами синхронизатора, выход шестой схемы ИЛИ, к входамкоторой подключены двенадцатый идвадцать первый выходы дешифратора,является семнадцатым выходом синхронизатора, выход седьмой схемы ИЛИ,к входам которой подключены одиннадцатый и девятнадцатый выходы дешифратора, является восемнадцатым выкодомсинхронизатора, выход восьмой схемыИЛИ, к входам которой подключены выходы четвертого и шестого триггеров,является девятнадцатым выкодом синхронизатора, а четырнадцатый, двадцатьпервый и двадцать третий выходы дешифратора соответственно - двадцатым,двадцать первым и двадцать вторымвыходами синхронизатора.