Микропроцессор

(19) (1) РЕТЕНИ П 4 СА 1 ЛЬСТВ К АВТ Целью изобретения является р области примененияза счет пр перестройки структуры и увели рядности обрабатываемых чисе- процессор содержи 1"первые-мйо и арифметика-логический блоки, задержки, блок управления и р зультата, второй и третий арифме ческие блоки, второй множитель коммутаторы, триггер задержки. регистр, Введение новых блоков 1 ние операций, выполняемых арскими блоками, позволяют д поставленную цель, Введение рас ной коммутационной системы да ность программной перестройки микропроцессора и увеличения сти обрабатываемых чисел, 1 з.п, .4 табл,(21) 47 (22) 03 (46) 23 (71) Н много 5502/247.898.92. Бюл, К. 31учно-исследоватроцессорных выг ски ститут х сис- еском ительны 1 отехнич. тем при Та институте ианрогском радВ,Д,Калмыков в и В,А.Телеко фВ ИзянА етодьйств. ых ус м и М 1711610, 54) МИКРО 57) Изобре ой технике ычислител но в мах. тельные блоки, первый 9, второй 10 и третий 11 арифметико-логические блоки, пятый 12 и четвертый 13 информационныевыходы микропроцессора,"йятый коммутатор 14, второй вход операндов 15 микропроцессора, первой 16 и второй 17 регистры задержки, шестой 18 и седьмой 19 коммутаторы, регистр 20 результата, триггер 21 задержки, первый 22 и второй 23 информационные выходы .микропроцессора, шестой информационный выход 24 микропроцессора, восьмой коммутатор 25,третий информационный выход 26 микропроцессора, третий вход 27 операндов микропроцессоры, входы 28 и 29 кода операции и разрешения записи кода операции микропроцессора. блок 30 управления, выходы 31-41 блока ГОСУДАРСТВЕ 14 НЫЙ КОМИТГТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКИТ СССР 76, Мб.ое свидетельство Сл. 6 06 Г 15/00, 1980.ое свидетельство СССРкл, О 06 Г 15/00, 29.01.8ПРОЦЕССОРтение относится к вычиси может быть использоьных устройствах и сис Изобретение относится к вычислительной технике и автоматике и может быть использованов вычислительных системах для цифровой обработкиДан н ы х.Целыб йэобретения является расширение области применения за счет реализации программной перестройки структурь 1 и увеличение разрядности обрабатываемых чисел.На фиг,1 приведена структурная схема микропроцессора; на фиг,23 - структура схемы блока управления и второго арифметика-логического блока.Микропроцессор содержит- первый вход 1 операндов микропроцессора, входной регистр 2, коммутаторы 3-6 с первого по четвертый, первый 7 и второй 8 множи(я)5 6 06 Г 15/00, 15/332 асширение ограмм ной ения разл, Микрожительныйрегистры егистр ре- тикО-лОГиный блок, И ВХОДной 4 расшира- ифметичеОСтигнутьпределенет возмож структуры разрядноф лы,3 ил.,, управления, вход 42 синхронизации микропроцессора.Блок 30 управления (фиг.2) содержит регистр 43 сдвига кода операции микропроцессора и дешифратор 44. 5Второй арифметико-логический блок 15(фиг.З) содержит первый 45 и второй 46формирователи управляющих сигналов,:коммутатор 47, регистры первого 48 и второго 49 операндов и последовательный сумматор 5 в избыточной двоичной системе " счисления.Выполнение любой из макроопераций вмикропроцессоре задается кодом операции, который заносится в регистр 43 блока 1530 управления последовательным кодом свхода 28 микропроцессора. Запись кодаоперации осуществляется по импульсам записи (шестнадцать импульсов), которые поступают на вход 29 микропроцессора. 20Тринадцать младших разрядов кода операции (Е - Ги) содержат коды операций арифметика-логических блоков и блоковумножения, а три старших разрядов (Г 1 эЕ 15) содержат код коммутации информационных входов блоков микропроцессора, т,е,определяют структуру микропроцессора(табл.1).Сигналы кодов операций подаются свыходов регистра 43 блока 30 управления 30на входы 31-41. Первый 9 и третий 11 арифметико-логические блоки идентичны и имеют одинаковые коды операций (Го-Ег дляблока 9 и Ез-Г 5 для блока 11), Множительные блоки 7 и 8 также идентичны и имеют 35 одинаковые коды операций (Гя, Ею для блока 8 и Ги, Г 1 г для блока 7). Коды операцийэтих блоков приведены в табл.2.Второй арифметико-логический блок 10отличается от первого 9 и третьего 11 арифметйко-логического блоков алгоритмом вы полнения логических операций (Мах и Ми),которые вьполняются совместно с множительными блоками 7 и 8. Коды арифметическйх . операцийвторого 45арифметико-логического блока 10 приведены в табл.З.Коды лотических операций второгоарифметико-логического блока 10 приведе. Ны в табл,4.50Пример выполнения макроопераций,При нулевыхзначениях Го-Гц выполняется следующая макрооперациа микропроцессора:5501=А 1+А 2; 02 =(А 1+ А 2)+(АЗх А 4)++(А 5 х А 6).При Г 4 = 1 и остальных нулевых значениях Г- Гз, Г 5 - Ег получают:О 1 = А 1+ А 2; 02 = АЗ х А 4+ А 4 х А 6. Выполнение макрооперации приближенного вычисления модуля комплексного числа рассматривают по формуле:101 = Мах (1 йе 01,1 а 01+ 1/2 Ми1 йе 01, 1 а 01 )Максимум двух чисел вычисляется, впервом АЛБ 9 (Го = Г 1 =1, Ег " О), а минимумвычисляется с помощью первого 7 и второго8 множительных блоков второго АЛБ 10(операция "1/2 Ми" при Гб = Г 7 = Гв = 1).Первый множительный блок 7 выдает значение у 1 = АЗ = 1 йеО (операция "А+ О" приГ 11 =.1 и Гг = О), а второй множительныйблок 8 выдает разность уг = А 5 - А 6 == 1 йе 01-а О (операция "А-В" при Го = Го - 1)реальной и мнимой частей комплексногочисла. В формирователе 45 (фиг.3) второго:АЛБ 10 выделяется знак разности (Я) и формируется сигнал (ЯЬ) запирания входов оторого операнда (Ь) второго АЛБ 10 вкоммутаторе 47,В зависимости от знака разности (5)коммутатор 47 выдает значение второгооперанда АЛБ (Ь), равное нулю (Ь = 0 при.у 2 О) или значению разности с отрицательным знаком (Ь = -у 2 при у 2О). Отрицательный знак второго операнда получается путемкоммутации шин положительных (Ь ) и отрицательных (Ь) значений в коммутаторе 47,Таким образом, при 1 йе 01 1 а 01 результат второго АЛБ 10 равен:С = 1/2 (1 Ве 01 - (1 Ве 01) - 1 а 01 ) ==1/2 1 аР =.1/2 МиЙеО 1, 1 а 01).При 1 йеО1 а 01 второй операндАЛБ 15 имеет нулевое значение (запираетсяв коммутаторе 47) и поэтому результат равен:С=1/2 1 йе 01 =1/2 Мп(1 йе 01, 1 а 01,Коэффйциент 1/2 задается управляющим входом Г 8 = 1 (масштабирование) коммутатора 47.Код макрооперации (А) имеет следующий формат:000 10 11 111 000 011ст кт. МБ 1 МБ 2 АЛБ 1 АЛБЗ АЛБ 1Обьединяя доа микропроцессора путем соедийения выхода 13 (04) одного микропроцессора с входом 27 (А 8) другого микропроцессора, можно получить сумматор произведений с удвоенной разрядностью чисел ("полубабочку") БПФ. При этом формат кода макрооперации каждого иэ микропроцессороо имеет вид:111 00 00 100001 101 струк.МБ 1 МБ 2 АЛБ 2 АЛБЗ АЛБ 1 Операция, выполняемая микропроцессором (с учетом множительного блока второго микропроцессора), имеет следующий . вид;01 = А 1 - (АЗ х А 5 - А 8) == ЙеА+ (йеВ х йеЮ - 1 п 1 В х 1 гп 9/)Таким образом, с помощью четырех микропроцессоров реализуется "бабочка" БПФ: операций "бабочка" БПФ с одинарной разрядностью реализуется на основе двух микропроцессоров," регистры 16 и 17 служат для выравнивания временных задержек в микропроцессоре; общая временная задержка прохождения информации в мйкропроцессоре составляет 18 тактов; коммутаторы выполняются на основе элементов И-ИЛИНЕ (или ИЛИ-И-НЕ) и НЕ.Введение новых блоков и расширение операций, вы пол няемых арифметическими блоками, позволяет повысить функциональные возможности микропроцессора, Введение. распределенной коммутационной системы дает воэможность программной перестройки структуры микропроцессора и увеличения разрядности обрабатываемых чисел.Формула изобретения1, Микропроцессор, содержащий первый множительный блок, первый арифметико-логический блок, первый и второй регистры задержки, блок управления и ре:- гистр результата, первый и второй информационные выходы которого соединены соответственно с первым и вторым информационными выходами микропроцессора, вход кода операции и вход разрешения за.- писи кода операции которого соединеныСо.- ответственно с входом кода операции и управляющим входом блока управления, первый и второй выходы которого соедийены соответственно с входами кода опера- ции первого арифметико-логического и первого множительного блоков, о т л и ч а ю щ и й с я тем, что, с цеЛью расширения области применения путем реализации программной перестройки структуры и увеличения разрядности обрабатываемых чисел, в него дополнительно введены второй и тре. тий арифметико-логические блоки, второй множительный блок, с первого по восьмой коммутаторы, триггер задержки и входной регистр, информационный вход которого подключен к первому входу операндов микропроцессора,второй вход операндов которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с вторым информационнйм входом пятого 10 ного регистра соединенстретьим информационным входом второгб коммутатора и с первыми информационными входами первого и третьего кбммутаторов, второй информационный выход входного регистра 20 соединен с вторым" информационным входом первого коммутатора и с первым информационным входом - четвертого коммутатора, третий информационный вы 25 ход входного регИСтра соединен с вторым информационным входом четвертого коммутатора и с входом".йервого операнда первого множительного блока; второй информационный вход третьего коммутатора соединен с четвертым информационным 30 выходом входного регистра, пятый информацйонный выход которого СОединен с входом операнда второго множительного блока йс третьим информациЬнным входом треть 35 его коммутатора, шестой информационный выход входного регистра соедийен .с третьим информационнымвходом четвертого коммутатора, выходы третьего и четвертого коммутаторов соедийенЫ соответственно с входами второгооперандапервого и второ 40 то множительных блоков, вход запуска пер. вого множительного блока соедйнен с выходом старшего разряда второго множительного блока, вход переноса второго мно жительного блока соединен с выходом переноса первбго множительнбго блока, выход которого соединен с первыми информационными входами шестого и восьмого коммутаторов и с третьим информацион 50 ным выходом микропроцессора, выход восьмого коммутатора соединен с входом первого операнда втброго арифметико-логического блока, выход второго множительного блока соединен с входом второго 55 операнда второго арифметико-логического блока и с четвертым йнформационным выходом микропроцессора, третий вход операндов микропрбцессора соединен с вторым информационным входом восьмого коммутатора; выход второго арифметикокоммутатора и с выходом первого арифметико-логического блока, входы первого и второго операндов которого соединены соответственно с первым и вторым выходами . 15 первого коммутатоРа, первый выход вход8 1756897 15 20 25 Таблица 1 К 20,0 10,1 0 91 92 11,2 7,2 8,2 16 17 О 0 1 О 0 0 0 0 0 0 0 0 0 0 О 0 0 1 0 У 1 У 1 У 1 А 8 У 1 У 1 А 6 А 2 Аб АЗ А 2 А 2 И 2 АЗ О 0 О О 1 0 0 1 1 О 1 0 0 О 0 0 0 0 1 О 0 А 1 А 1 А 1 Л 1 Р 4 Р 4 А 2 А 2 А 2 А 2 СМ 2 СМ 2 СМ 2 СМ 2 Р 2 Р 2 Р 2 Р 2 Р 4 СЗ Р 4 Р 4 А 4 А 4 А 4 А 5 А 4 СМ 1 СМ 1 СМ 1 СМ 1 А 1 Р 2 Р 2 У 1 Р 2 Р 2 Р 2 У 1 Р 2 Р 4 Р 4 Р 4 Р 4 СМ 1 СМ 1 СМ 1 О 0 4 А Т ав таа теа ее авва Блок Блоки и ве и и ев тев и ает е и и т ивветавитави вт Г. /Рв и р /р Г /Р Оп е рация витт иааив шваее/2 (А+ О А+В .О, АВ О Я О О О О О ЯхВ1/2(А+В)И+О 1/2(А-В) О 1/2 (А1 Ате еитт ав Мах(А,В Ае иве т вате и ивива логического блока соединен с третьим информационным входом первого коммутатора, с входом первого операнда третьего арифметико-логического блока и с пятым информационным выходом микрьпроцессора; вход второго операнда третьего арифметико-логического блошка соединен с выходом седьмого коммутатора, выход третьего арифметикс-логического блока соединен с первым информационным вхаодвомв регистра результата, второй информационный вход которого соединен с выходом пятогокоммутатора, выход второго регистра задержки соединен с первыми информэцйонными входами пятого и седьмого коммутаторов и с четвертым информационным входом первого коммутатора, вход второго регистра задержки подключен к выходу шестого " коммутатора, первый выход первого регистра задержки соединен с вторым информационным входом шестого коммутатора, выход вторбго квоммутатора совединен с информационным входом первото регистра задержки, второй выход которого подключен к второму информациоййому входу седьмого коммутатора, третий информационный вход которого соединен с шестым выходом микропроцессора и с выходом триггера задевркки, информационный входкоторого подключен к первому выходу регистра результата, входы кода операций второго множительного блока, второго и третьего арифметико-логических блоков и управляющие входы с первого по восьмой коммутаторов соединены соответственно с третьего по одиннадцатый выходами блока управления, вход синхронизации микропроцессора соединен с входами синхронизэции входного регистра, с первого по третий арифметика-логических блоков, первого и 10 второго множительных блоков, первого и второго регистров задержки, регистра результата и триггера задержки. 2, Микропроцессор по п,1. о т л и ч а ющ й й с я тем, что блок управления содержит регистр сдвига и дешифратор, причем информационный и управля ощий входы блока подключены соответственно к информационному входу и входу сйнхронизации регистра сдвига, выходы с первого по пятое полей местного управления которого соединены соответственно с первого по пятый выходами блока, выход шестого поля местного управления регистра сдвига соединен с входом дешифратора, выходы с первого по пятый которого подключены соответственно к выходам с шестого по десятый блока, выход седьмого поля местного управления сдвигового регистра подключен к одиннад цатому выходу блока, шестой выход дешифЗО ратора подключен к четвертому выходу блока,Комм ти " мые вхо ы блоковО 0 1/2 (А+В)О 1 1/2 (Ат В) 1 1 О 1/2 (О+В)ю еттвюеее юю АтВ1А+В/2(АтВ) 11/2(А+О)Таблица Юа а е ъщ Гб Знак Ь Операцияв Юее в ее е 1 ЬО .:. А+ВЬ О "Д+З Ь О 1/2(А+В) Ь( О1/2(А+0) еюе ееЮЪвевееее1756897 Фиг 5Составитель А.СашкинТехред М,Моргентал Редактор И,Дербак Корректор Л.Лу аказ 3089 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгор Гагарина, 10