Устройство для отладки тестов

Номер патента: 1084804

Авторы: Меттер, Филиппов

Скачать ZIP архив.

Текст

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 093 (И)З(50 С 06 Р 11/26 ОПИСАНИЕ ИЗОБРЕТЕНИЯ.К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПЖ(56) 1. Авторское свидетельство СССР Ф 860076, кл. С 06 Р 11/26, 1979 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ТЕСТОВ по авт. св. В 860076, о тл и ч а ю щ е е с я тем, что, с целью сокращения времени отладки тестов, в устройство введены третий коммутатор, первый, второй, третий и четвертый ключи, элемент ИЛИ и блок искажения параметров рабочего сигнала, который содержит инвертор, элемент задержки, одновибратор и реэисторный делитель, причем группа выходов первого коммутатора соединена с соответствующими входами первой группы входов третьего коммутатора, группа выходов второго адаптера соединена с соответствующими входами второй группы входов третьего коммутатора, выход которого соединен с входами инвертора, элемента задержки, одновибратора и резисторного делителя, выходы которых соединены с информационными входами первого, второго, третьего и четвертого ключей, первый, второй, третий и четвертый выходы дешифратора соединены соответственно с вторыми входами первого, второго, третьего и четвертого ключей, выходы которых соединены соответственно с первыми, вторыми,третьими и четвертыми входами элемента ИЛИ, выход блока выходных дефектов соединен с пятым входом элемента ИЛИ, выход которого соединен с третьей группой входов второго коммутатора.Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре вычислительных систем для отладки тестов контроля цифровых узлов, 5По основному авт, св, Ф 860076 известно устройство для отладки тестов, содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выхо О дов которого соединена с группой входов первого коммутатора, первый и второй адаптеры, дешифратор и второй коммутатор, группа выходов которого соединена с группой входов первого 15 адаптера, группа входов которого является группой выходов устройства, первая группа входов второго коммутатора соединена с группой выходов первого коммутатора, вторая группа 20 входов - через второй адаптер с группой выходов контролируемого узла, третья группа входов - через последовательно включенные блок выходных дефектов и дешифратор с 25 второй группой выходов регистра 1 . Недостатком известного устройства является ограниченное качество имитации дефектов в случаях, когда вид дефекта должен зависеть от параметров рабочего сигнала. В известном устройстве по имитации неисправностей производится на выходных контактах адаптера контролируемого узла. На выбранный контакт адаптера подается запланированный дефект из числа имеющихся в наборе блока выходных дефектов. Вид дефекта, который возможно сымитировать (обрыв, короткое(1замыкание, дребезг, неполный уровень, сигнал заданной длительности) не зависит от параметров рабочего сигнала, т.е. от его формы, длительности, полярности, фазы. Поэтому в устройстве отсутствует возможностьимитации таких неисправностей, когда нужно сымитировать, например, сигнал, инверсный рабочему сигналу, или представляющий дробную часть от полного по длительности рабочего сигнала,.или совпадающий по длительности и по фазе с рабочим, но отличающийся от него по амплитуде, или сдвинутый по фазе относительно рабочего сигнала. Кроме того, ряд неисправ ностей элементов внутри контролируемого:.узла не может быть сымитироваи в связи с отсутствием непосредственного выхода элемента на разъемузла, что приводит к существенномуувеличению времени на отладку тестов,В то же время, если испытуемый элемент оказывает косвенное влияние на рабочий сигнал, имеющий выход на контакт разъема, то посредством искажения соответствующим образом рабочего сигнала можно имитировать неисправности элемента, недоступного со стороны разъема, и тем самым существенно расширить и углубить полноту имитации дефектов в контролируемом узле и сократить время отладки тестов. Целью изобретения является сокращение времени отладки тестов при одновременном увеличении качества имитации дефектов в процессе комплексной отладки тестов.Поставленная цель достигается тем,что в устройство для отладки тестов введены третий коммутатор, первый, второй, третий и четвертый ключи, элемент ИЛИ и блок искажения параметров рабочего сигнала, который соцержит инвертор, элемент задержки, одновибратор и резисторный делитель,причем группа выходов первого коммутатора соединена с соответствующими входами первой группы входов третьего коммутатора, группа выходов второго адаптера соединена с соответствующими входами второй группы входов третьего коммутатора, выход которогосоединен с входами инвертора, элемеята задержки, одновибратора и реэисторного делителя, выходы которых соединены с информационными входами первого, второго, третьего и четвертого ключей, первый, второй, третий,и четвертый выходы дешифратора соединены соответственно с вторыми входами первого, второго, третьего и чет"вертого ключей, выходы которых соедииены соответственно с первыми, вторыми, третьими, и четвертыми входами элемента ИЛИ, выход блока выходных дефектов соединен с пятьи входом элемента ИЛИ, выход которого соединен с третьей группой входов второго коммутатора.Физическая сущность предложенного устройства заключается в использовании рабочего сигнала контролируемого узла при формировании на схемах инвертора, линии задержки, одновибратора и резисторного делителя дефект,ных сигналов, зависящих от вида рабочего сигнала, и их коммутация навход вычислительной системы взаменрабочего сигнала, что обеспечиваетболее полную и качественную имитациюдефектов в процессе отладки тестови, как следствие, сокращение суммарного времени использования вычислительной системы под комплексную отладку тестов,На чертеже приведена блок-схемаустройства.К штатному разъему вычислительной,схемы 1 подключены через первый адаптер 2 выходы устройства 3 для отлад 15ки тестов, являющиеся выходами вто,рого коммутатора 4, включающего управляемые каналы 5. Управляющий входкаждого канала 5 является первымвходом коммутатора 4 и соединен ссоответствующнм выходом первого коммутатора 6, предназначенного длякоммутации на входы вычислительнойсистемы 1 рабочих либо дефектныхсигналов. Второй вход каждого канала5 является вторыми входами коммутатора 4 и соединен через адаптер 7 свыходами контролируемого узла 8, Блоквыходных дефектов 9, позволяющийимитировать типовые дефекты на выхо- Одах контролируемого узла 8 (обрыв,короткое замыкание, дребезг, неполный уровень, сигнал заданной длительности), конструктивно содержит всвоем составе: инверторы, предназна. 35ченные для выработки сигналов логической "единицы" и логического "нуля",имитирующие дефекты типа обрыв иликороткое замыкание, генератор импульсов для имитации дребезга, делители 40напряжения для имитации неполногоуровня, формирователи импульсов различной длительности для имитациисбоев заданной длительности. Блок 9выходных дефектов. своими входамисоединен с выходами дешифратора 1 О,предназначенного для расшифровки кодатипового дефекта, записанного в регистре 11, первые выходы которогосоединены с входами первого коммутатора 6, вторые выходы - с входамидешифратора 10, а входы - с выходамиблока 12 памяти, хранящего специаль"ные наборы кодов для отладки тестовпри контроле узла 8 с помощью вычислительной системы 1. Выход блока 9выходных дефектов соединен с однимиэ входов элемента ИЛИ 13, на другие 04 4входы которой подключены выходы ключей 14 совпадения, первый вход которых соединен с соответствующими выходами дешифратора 10, второй вход - с выходами блока 15 искажения лара- метров рабочего сигнала, предназначенного для инвертирования рабочего сигнала на инверторе 16 или для изменения фазы рабочего сигнала на линии 17 задержки или для формирования дробной по длительности части рабочего сигнала на одновибраторе 18 или для формирования неполной амплитуды рабочего сигнала на реэисторном делителе 19. Выход элемента ИЛИ 13 соединен с третьими входами управляемых каналов 5, являющимися третьими входами второго коммутатора 4, первые входы которого соединены с первыми входами третьего коммутатора 20, являющимися управляемыми входами вхо- дящих в состав коммутатора 20 управляемых каналов 21, вторые входы третьего коммутатора 20 являются вторыми входами каналов 21 и соединены с соответствующими выходами адаптера 7, а объединенные между собой выходы каналов 21 являются выходом третьего коммутатора 20, который подключен к входу блока 15 искажения параметров рабочего сигнала.Устройство работает следующим об- разом.В штатный разъем вычислительной системы 1 взамен контролируемого узла 8 подключается адаптером 2 многоканальное устройство 3 отладки тестов, к второму адаптеру 7 которого подключается контролируемый узел 8. Блок 12 памяти вьщает на регистр 11 первый тестовый набор, задающий характер первого дефекта; позиционный номер канала, в котором имитируется дефект, и вид коммутируемого дефекта. Позиционный номер канала задается состоянием логическая единица в одном иэ первых разрядов регистра 11, связанных с первым коммутатором 6, а вид дефекта задается кодом из вторых разрядов регистра 11, связанных с дешифратором 10, Установленный на регистре 11 позиционный .код воздействует на первый коммутатор 6, который управляет каналами 5 коммутатора 4 и каналами 21 коммутатора 20 таким образом, что соответствующие нулевому значению первых разрядов регистра 11 ка-.калы 5 пропускают в вычислительную систему 1 рабочие сигналы от контактов контролируемого узла 8, а соответствующий единичному значению одного из первых разрядов регистра 11 5 канал 5 блокирует прохождение рабочего сигнала от соответствующего контакта контролируемого узла 8 на вычислительную систему 1 и пропускает дефектный сигнал либо от блока 9 выходных дефектов, либо от блока 15 искажения параметров рабочего сигнала в зависимости от состояния дешифратора 10. Код с вторых разрядов регистра 11 поступает на дешифратор 10, где дешифрируется и в виде. управляющего сигнала с одного из своих выходов задает один из имеющихся в наборе видов дефекта либо из блока 9 выходных дефектов, либо через ключи 14 из блока 15 искажения параметров рабочего сигнала, на вход которого рабочий сигнал поступает через канал 21, соответствующий единичному значению одного из первых разрядов25 регистра 11. Рабочий сигнал, пройдя в блоке 15 искажения параметров рабочего сигнала через инвертор 16, линию 1 задержки, одновибратор 18 и резисторный делитель 19, поступает в искаженном виде (инвертированный, сдвинутый по фазе, дробный по длит:.льности, неполный по амплитуде) на вторые входы ключей 14, на первые входы которых приходит управляющий 35 сигнал от дешифратора 10. Выбранный дефектный сигнал через элемент ИЛИЛ 13 и канал 5, соответствующий имйтируемому дефекту, поступает на вход вычислительной системе 1 взамен бло О кированнрго рабочего сигнала. После выполнения подготовки к контролю вычислительная система 1 решает тест на обнаружение дефекта в проверяемом узле 8 при наличии введенного дефекта. Если вычислительная система 1при прохождении теста самоконтроляобнаруживает заданный дефект, тоблок 12 памяти выдает следующий тестовый набор, задающий характер второго дефекта и т.д. Если вычислительная система 1 при прохождении теста самоконтроля не обнаруживает заданный дефект, то корректируетсясам тест самоконтроля, Затем устройство 3 повторяет приведенную процедуру для всех последующих тестовыхнаборов проверяемого узла 8. Послезавершения всех проверок с даннымузлом 8 устройство 3 подключаетсявзамен следующего контролируемогоузла и повторяет указанную процедурудля всех контролируемых узлов 8вычислительной системы Таким образом вновь введенные блоки и их связи позволяют осуществлять комплексную отладку тестов самоконтроля вычислительной системы при автоматической дистанционной имитации дефектов, вызывающих искажение параметров рабочего сигнала следующего вида: инверсия, изменение фазы, дробление длительности, неполная амплитуда. Применение предложенного устройства позволяет углубить и расширить полноту имитации различных дефектов контролируемого узла, включая ряд неисправностей элементов внутри узла, недоступных со стороны разъема контролируемого узла. Имитация подобных дефектов ра-, 1нее была невозможна ввиду отсутствия ,связи элементов .искажения (инвертора, линии задержки, одновибратора, резисторного делителя), используемых в блоке искажения параметров рабочего сигнала с выходом рабочего сигнала контролируемого узла. Благодаря введению новых блоков и их связей с известными блоками существенно сокращается суммарное время использования вычислительной системы под комплексную отладку тестов нри одновременном увеличении качества имитации, что зна. чительно повышает достоверность тестов самоконтроля при обнаружении реальных дефектов в аппаратуре.Тираж 699.осударственного комит лам изобретений и отк осква, Ж, Раушская а СССтийаб

Смотреть

Заявка

3450696, 11.06.1982

ПРЕДПРИЯТИЕ ПЯ Г-4152

МЕТТЕР ЭРНЕСТ ЯКОВЛЕВИЧ, ФИЛИППОВ СЕРГЕЙ АНДРЕЕВИЧ

МПК / Метки

МПК: G06F 11/26

Метки: тестов, отладки

Опубликовано: 07.04.1984

Код ссылки

<a href="http://patents.su/5-1084804-ustrojjstvo-dlya-otladki-testov.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для отладки тестов</a>

Похожие патенты