Устройство сопряжения между процессором верхнего уровня и группой процессоров нижнего уровня иерархической мультипроцессорной системы

Номер патента: 1789988

Автор: Потапенко

Есть еще 8 страниц.

Смотреть все страницы или скачать ZIP файл.

Текст

Смотреть

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9988 А 1 Р 15/00, 15/16 1)5 ОСУДАРСТВЕННОЕ ПАТЕНТНОЕЕДОМСТВО СССРОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ С ТЕЛЬСТВУ(56) Бонд Д. Минисуперкомпьютеры; архитектурные решенйя, обеспечивающие суперкомпьютерную вычислительнуюмощность, Электроника, 1988, М 19, с, 9 - 13.Буглаков С.С, и др, Проектирование цифровых систем на комплектах микропрограммируемцх БИС. М.: Радио и связь, 1984, с 6-13, 67 - 74.(54) УСТРОЙСТВО СОПРЯЖЕНИЯ МЕЖДУ ПРОЦЕССОРОМ ВЕРХНЕГО УРОВНЯ И ГРУППОЙ ПРОЦЕССОРОВ НИЖНЕГО УРОВНЯ ИЕРАРХИЧЕСКОЙ МУЛЬТИПРОЦЕССОРНОЙ СИСТЕМЫ Изобретение относится к вычислительной технике и может быть использовано для организации мультипроцессорной иерархической вычислительной системы,Известно устройство для органиэации мультипроцессорной системы, содержащее регистра управлений, два регистра данных, два регистра направления и два контрольных регистра, образующие два канала ввода-вывода, позволяет организовать мультипроцессорную систему.Недостатком устройства является огра- ничейная область применения - только для управления двумя каналами внешних устройств и низкая скорость обмена.Известно устройство для организации мультипроцессорной системы, содержащее(57) Изобретение относится к вычислительной технике и может быть использовано для организации мультипроцессорной иерархической вычислительной системы, Цель изобретения - повы шение быстродействия, Устройство сопряжения между процессором верхнего уровня и группой процессоров нижнего уровня мультипроцессорной иерархической системы содержит первый и второй дешифраторы, входной регистр, Н блоков управления с прямым доступом в память, блок приемопередатчиков, выходной регистр, Н блоков приемопередатчиков группы, два передатчика, шесть приемйй-ков, группу передатчиков, элемент задерж-ки, узел сравнения, два счетчика, пять триггеров, три элемента И, четыре элемента Б И - НЕ, три элемента ИЛИ. 6 ил,регистр команд исостояний, регистр дан- р ных, приемники, адресный компаратор, ре- рь гистр адреса, вентили, два коммутатора, приемопередатчики, четыре триггера, два. сдвиговых регистра, генератор импульсов и 00 постоянное запоминающее устройство, по О зволяет организовать мультипроцессорную иерархическую Систему.Недостатком устройства являются большие аппаратные затраты и низкая скорость обмена информацией.Известно устройство для организации мультипроцессорной иерархической системы, содержащее дешифратор управляюЩих сигналов, входной регистр, регистр адреса, блок приемопередатчиков верхнего уровня, триггеры, логические элементы И, ИЛИ,1789988 20 19 Топ Тд+Т +Ту К Йто Тоз Тд я-- + - "+ - =1+1+1 ФЗ, ТА 1 П 1 утд тд тд Формула изобретения Устройство сопряжения между процессором верхнего уровня и группой процессоров нижнего уровня иерархической мультипроцессорной системы, содержащее входной и выходной регистры, первый и второй дешифраторы, блок приемопередатчиков; с первого по Н-й блоки управления прямого доступа в память (где Н - число процессоров нижнего уровня иерархической мультипроцессорной системы) и с первого по Н-й блоки приемопередатчиков группы, йричем первый и.второй выходы первого дешифратора подключены соответ ственно к входам сйнхронизации входного и выходного регистров, с первого по Н-й выходы второго дешифратора подключенысоответственно к входам сийхрониэации входного и выходного регистров, с первого по Н-й выходы второго дешифратора подключен соответственно к входам запуска блоков управления прямым доступом с первого по Н-й, первые и вторые выходы которого подключены соответственно к первым и вторым управляющим входам блоков приемопередатчиков с первого по Н-й группы, информационный вход входного регистра через первую информациойную магистраль подключен к выходу выходного регистра и первому информационному входу-выходу блока приемопередатчиков, второй информационный вход-выход которого через вторую информационную магистраль подключен к первым информационным входам-выходам блоков приемопередатчиков с первого по Н-й группы, вторые информационные входы-выходй которых подключе.ны соответственно к информационным входам-выходам с первого по Н-й группы устройства, подключаемым к группе процессоров нижнегоуровня, о тлича ющее с я тем, что, с целью повышения быстродействия нижнего уровня, оно содержит первый и второй передатчики, с первого по шестой приемники, с первой по четвертую группы приемников, группу передатчиков, элемент задержки, узел сравнения, первый и второй счетчики; с первого по пятый триггеры, с первого по третий элементы И, с первого по четвертый элементы И-НЕ и с т.е. быстродействие заявляемого устройства в три раза больше, чем прототипа,первого по третий элементы ИЛИ, причем информационные входы первой группы устройства, соединенные с процессором верхнего уровня, подключены соответственно к информационным входам приемников первой группы, информационные входы второй группы устройства, соединенные с процессором верхнего уровня, подключены соответственно к информационным входам приемников второй группы и соответственно к информационным входам приемников третьей группы, информационные входы третьей группы устройства, соединенные с процессором верхнего уровня, подключены к информационным входам приемников четвертой группы, первый и второй входы режима устройства, соединенные с процессором верхнего уровня, подключены соответственно к информационным входам первого и второго приемников, инверсные выходы которых подключены соответственно к первым входам первого и второго элементов И, входы номера группы канада устройства, соединенные с процессором верхнего уровня, подключены соответственно к информационным входам первой группы узла сравнения, выход которого подключен к информационному входу первого триггера, прямой выход котороо подклачен к вторым входам первого и второо элементов И, управляющий, первый и второй адресный и информационный входы усройства, соединенные с процессором верхнего уровня, подключены соответственно к инФормационным входам приемников с третьего по шестой, инверсный выход третьего приемника подключен к входам синхронизации первого, второго и третьего триггеров, инверсный выход первого тригера подключен к входу синхронизации первого дешифратора, третий выход которого подключен к первому входу первого элемента И-НЕ, выход которого подключен к входу синхронизации четвертого триггера и входу синхронизации первого счетчика, информационные выходы которого подключены соответственно к информационным входам второго дешифратора, инверсные выходы четвертого и пятого приемников подключены соответственно к информационным входам второго и третьего триггеров, прямые выходы которых подключены соответственно к первому и второму информационным входам первого дешифратора, четвертый выход которого подключен к первым входам третьего элемента И и второго элемента И - НЕ, выход которого подключен к входу синхронизации второго счетчика, инверсный выход шестого приемника подключен к информационному входу четвертого триггера, прямой выход которого подключен к первому входу третьего элемента И - НЕ, выходкоторого подключен к входу декремента второго счетчика, первый и второй информационные выходы которого подключены соответственно к входам декремента и инкремента первого счетчика, выход первого элемента И подключен к входу считывания/записи входного регистра, к второму входу третьего элемента И и первому входу первого элемента ИЛИ, выход которого подключен к счетному входу пятого триггера, к управляющему входу первого передатчика и входу элемента задержки, выход которого подключен к информационному входу первого передатчика, инверсный выход которого подключен к выходу синхронизации устройства, подключаемому к процессору верхнего уровня, выход второго элемента И подключен к входу считывания/записи выходного регистра, к второму входу первого элемента ИЛИ и вторым входам первого и второго элементов И - НЕ, выход третьего элемента И подключен к управляющему входу второго передатчика, прямой выход которого подключен к информационному выходу устройства, соединенному с процессором верхнего уровня, выходы входного регистра подключены соответственно к информационным входам передатчиков группы, выходы которых подключены соответственно к информационным выходам группы устройства, соединенным с процессором верхнего уровня, выходы приемников первой, второй, третьей и четвертой групп подключены соответственно к входам второй группы узла сравнения, к информационным входам первого счетчика, к информационным входам выходного регистра ик информационным входам второго счетчика, инверсный выход четвертого триггера подклВчен к первому входу четвертого элемента И - НЕ и через первую информационную магистраль соединен с третьим информационным выходом второго счетчика, с информационным входом входного регистра и первым информационным входой=въГЯбДом блока приемо- передатчиков, выход четвертого элемента И-НЕ подключен к входу инкремента второго счетчика, третьи вйходы блоков управления прямым доступом в памятьс первого по Н-й подключены к входам второго элемента ИЛИ, выход которого подключен к вторым входам третьего и четвертого элементов ИНЕ, четвертые выходы блоков управления прямым доступом в память спервого по Н-й подключены к входам третьего элемента ИЛИ, выход которого подключен к входу установки в "О" пятого триггера, прямой выход которого подключен к информационному входу второго передатчика, пятые выходы блоков управления прямым доступом в память с первого по Н-й подключены соответственно к управляющим входам блока приемопередатчиков, входы режима блоков управленияпрямымдЬсгупом в памятьс первого по Н-й через вторую информационную магистраль соединены с первыми информационными входами-выходами блоков приемопередатчиковгруппы и вторым информационным входом-выходом блока при-. емопередатчиков, информационные входы и выходы а-го где а=1,Н) блока приемопередатчиков группы подКлючены соответственно к выходам группы и к информационным входам а-го блока управления прямымдоступомв память, 178998 ВСоставитель В. ПотапенкоТехред М.Моргентал Корректор Н.Корол 0 Тираж ПодписноеИПИ ГоСударственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж-ЗБ, Раушская наб 4/5 изводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101коммутатор, постоянное запоминающее устройство и М блоков управления прямымдоступом в память,позволяет организоватьмультипроцессорную иерархическую систему,5Недостатком устройства являются большие аппаратные затраты и низкая скоростьобмена информацией,Наиболее близким по технической сущности к заявляемому устройству является 10выбранноев качестве прототипа устройстводля органиФацйЪ мультипроцессорнойиерархической сйСтемы, содержащее дешифратор управляющих сигналов, входнойрегистр, М блоков управления прямым доступом в память, регистр адреса, блок приемопередатчиков верхнего уровня, региструправления, дешифратор выбора, блок внутренних приемопередатчиков, выходной регистр и блоки приемопередатчиков нижнего 20уровня, причем первые информационныевходы-выходы входного регистра и регистраадреса подключены к первому информаци-онному входу-выходу блока приемопередатчиков верхнего уровня и к входу 25дешифратора управляющих сигналов, первый и второй выходы которого подключены ксийхровходам входного региСтра и регистраадреса соответственно, второй информационный вход-выход блока приемопередатчи- З 0ков "верхнего уровня являетсявхбДом-выходом верхнего уровня устройства, третий и четвертый выходц дешифрэтора управляющих сигналов подключенц ксинхровходам выходного регистра и регист- З 5ра упрэвлениясоответственно, первые инФормационные входы-выходы которыхподключены к первому информационномувходу-выходу блока приемопередатчиковверхнего уровня, вторые информационные 40входы-выходы входного регистра, выходного регистра и регистра адреса подключенык первому информационному входу-выходублока внутренних приемопередатчиков,второй информационный вход-выход которого подключен к первым информационнымвходам-выходам блбков приемопередатчиков "нижнего уровня, вторые информационные входы-выходы которых являютсясоответствующими входами-выходами нижнего уровня устройства, выход регистра управления подключен к входу дешифраторавыбора, первыйвыход которого подключенк входам выбора направления обмена блоков управления прямым доступом в память, 55вход пуска 1-го (1=1, М), блока управленияпрямьу доступом в память подключен к)-му=2, Й+1) выходу дешифратора выбора, выходы окончания цикла блоков управленияпрямым доступом в память подключены к входу сброса регистра управления, выходы "Адрес-данные" блоков управления прямым доступом в память подключены к входу "Адрес-данные" блока внутренних приемопередатчиков, выходы управления выдачей информации блоков управления прямым доступом в память подключены к входам управления выдачей информации соответствующих блоков приемопередатчиков нижнего уровня, выходы управляющих слов обмена блоков управления прямым доступомв память подключены к входам управления режимом прямого доступа соответствующих блоков приемопередатчиков нижнего уровня, Недостатком устройства является ограниченное количество подключаемых ЭВМ нижнего уровня и низкая скорость обмена массивами информации,В прототипе количество подключаемых ЭВМ нижнего уровня ограничено из-за конечной нагрузочной способности внутренней магистрали, а скорость обмена является низкой за счет выполнения множества команд при выполнении операций обмена массивами информацией.Цель изобретения: расширение количества подключаемых ЭВМ нижнего уровня за счет организации адресации групп каналов для связи с ЭВМ верхнего уровня; повышение скорости обмена массивами информаци за счет сокращения множества команд при выполнении операций обмена между ЭВМ верхнего и нижнего уровня.Поставленная цель достигается тем, что в известное устройство, содержащее дешифратор управляющих сигналов, входной регистр, Н блоков управления, дешифратор выбора, блок внутренних приемопередатчиков, выходной регистр и блоки приемопередатчиков нижнего уровня, причем первый и второй выход дешифратора управляющих сигналов подключены соответственно к входам выборки входного и выходного регистра, информационные входы входного регистра и информационные выходы выходного регистра подключены к первому информационному входу-выходу блока внутреннйх приемопередатчиков, второй информационный вход-выход которого подключен к первйм информационным входам- выходам блоков приемопередатчиков нижнегО уровня, вторые информационные входы-выходы которых являются соответствующими входами-выходами нижнего уровня устройства, вход пуска 1-го (1=1, й) блока управления прямым доступом в память подключен к 1-му выходу дешифратора выбора, первый и второй выхбдЫ управления выдачей информации блоков управления прямым доступом в память подключены к первому и второму входам управления выдачей информации соответствующих блоков приемопередатчиков нижнего уровня, и образующее группу каналов для связи ЭВМ верхнего уровня с й ЭВМ нижнего уровня, введены (М) таких групп, причем в каждую из М групп введены два передатчика, шесть приемников, четыре группы приемников, группа передатчиков, элемент задержки, элемент сравнения, два счетчика, пять триггеров, три элемента И, четыре элемента И - НЕ, три элемента ИЛИ, при этом в каждом из М групп каналов, выход передатчика подключен к синхро-входу ЭВМ верхнего уровня, входы первого, второго и третьего приемников подключены к выходам ввода, вывода и синхронизации ЭВМ верхнего уровня соответственно, группа входов первой группы приемников подключены к группе старших разрядов адресного выхода ЭВМ верхнего уровня, младшие разряды адресного выхода которой подключены ко входам четвертого и пятого приемника соответственно, входы второй и четвертой групп приемников и выходы группы передатчиков подключены к группе информационных входов-выходов ЭВМ верхнего уровня, младший разряд которой подключен к входу шестого приемника, входы третьей группы приемников подключены к адресным выходам ЭВМ верхнего уровня, первый вход передатчика соединен с выходом элемента задержки, вход которого соединен с вторым входом передатчика и с выходом первого элемента ИЛИ, первый вход которого соединен с входом управления записью входного регистра, с вторым входом третьего элемента И и с выходом первого элемента И, первый вход которого соединен с выходом первого приемника, второй вход первого. элемента ИЛИ соединен с входом управления записью выходного регистра, с выходом второго элемента И и с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены с третьим и четвертым выходами дешифратора управляющих сигналов, информационные входы которого соединены с выходами первого и второго триггеров, входы синхронизации которых соединены с входом синхронизации трегьего триггера и с выходом третьего приемника, выход второго приемника соединен с первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента И и с прямым выходом третьего триггера, инверсный выход которого соединен с входом выборки дешифраторэ управляющих сигналов, информационный вход третьего50 гистра, информационные выходы входного регистра соединены с входами группы передатчиков, выход второго передатчика подключен к младшему разряду в Группеинформационных входов-выходов ЭВМ55 верхнего уровня, первый вход второго передатчика подключен к выходу третьего элемента И, первый вход которого соединен счетвертым выходом дешифраторэ управляющих сигналов, второй вход второго передатчика соединен с выходом пятого 5 10 15 20 25 30 35 40 45 триггера соединен с выходом элемента сравнения, первая группа входов которого соединена с выходами первой группы приемников, вторая группа входов элемента сравнения является входами установки номера группы каналов устройства, информационные входы первого и второго триггеров соединены с выходами четвертого и пятого приемников, выход первого элемента И - НЕ соединен с входами синхронизации счетчика управления и четвертогб триггера, информационный вход которого соединен с выходом шестого приемника, выход второго элемента И - НЕ соединен с входом синхронизации счетчика адреса, информационные входы которого соединеныс вйходами приемников третьей группы, информационные входы дешифратора выбора соединены с информационными выходами счетчика управления, информационные входы которого соединены с выходами приемников второй группы, входы увеличения и уменьшения счетчика управления соединены с выходами прямого и обратного переноса счетчика адреса, группа информационных выходов которого соединеныспервыми информационными входами-выходами блока внутренних приемопередатчиков, пер- вый вход третьего элемента И - НЕ соединен с прямым выходом четвертого триггера и через передатчик блока внутренних приемопередатчиков с входами выбора режима М блоков управления, инверсный выход четвертого триггера соединен с первым входом четвертого элемента И-НЕ, второй вход которого соединен с вторым входом третьего элемента И-НЕ и с выходом второго элемента ИЛИ, входы которого соединены с первыми выходами управления М блоков управления соответственно, входы управления блока внутренних приемопередатчиков соединены с вторыми выходами управления М блоков управления, группы информационных входов и выходов которых соединены с группами информационных выходов и входов соответствующих блоков приемопередатчиков нижнего уровня,"выходЫприемников четвертой группы соединены с информационными входами выходного ре 1789988% 55 триггера, вход синхронизации которого соединен с выходом первого элемента ИЛИ, вход установки в ноль пятого триггера соединен с выходом. третьего элемента ИЛИ, входы которого соединены с третьими выходами управления 1 Ф блоков управления прямым доступом к памяти, выходы третьего и четвертого элементов И - НЕ соединены с входами увеличения и уменьшения счетчика адреса соответственно,Сопоставительный анализ с прототипом позволяет сделать вывод, что заявляемое устройство отличается наличием (М) групп каналов для связи ЭВМ верхнего уровня с й ЭВМ нижнего уровня и наличием в каждой группе двух передатчиков, шести приемников, четырех групп приемников, группы передатчиков, элемента задержки, элемента сравнения, двух счетчиков, пяти триггеров, трех элементов И, четырех элементов И - НЕ, трех элементов ИЛИ и новой организацией связей.Таким образом, заявляемое устройство соответствует критерию изобретения "новизна",Устройство обладает существенными отличиями, так как содержит новую совокупность признаков, которая придает ему новые свойства, заключающиеся в увеличении количества подключаемых ЭВМ нижнего уровня и в повышении скорости обмена массивами информации, за счет организации адресации групп каналов и сокращения множества команд при выполнении операций обмена массива информации между ЭВМ,На фиг, 1 приведена структурная схема группы каналов для связи ЭВМ верхнего уровня с Й ЭВМ нижнего уровня; на фиг. 2 - структурная схема устройства, состоящего из М групп каналов для связи ЭВМ верхнего уровня с К М ЭВМ нижнего уровня; на фиг, 3 - прймер реализации блока управления; на фиг, 4 - пример реализации блока приемопередатчиков нижнего уровня; на фиг. 5 - пример реализации блока. внутренних приемопередатциков; на фиг,6 - временные . соотношения операций обмена массивами информацией прототипа и заявляемого устройства,На фиг, 1 позицией 1 обозначена группа каналов для связи ЭВМ верхнего уровня с й ЭВМ нижнегоуровня; 2 - передатчик (например 559 ИП 1); 3, 4, 5 - первый, второй и третий приемники (например 559 ИП 2); 6 - первая группа приемников; 7, 8 - четвертый и пятый приемники; 9 - вторая группа приемников; 10 - шестой приемник; 11- третья группа приемников; 12 - первый счетчик, например ИЕ 7 серии 155,555 или аналогичный, 13 - элемент задержки реализованный на навесных элементах(конденсатор, резистор, диод или набор элементов НЕ; 14, 15 - первый и второй элементы И, например ЛИ 1, ЛИЗ серии К 155, К 555 или аналогичный; 16 - узел сравнения, например 53 ОСП 1 или аналогичный; 17, 18 - первый и второй триггеры, например ТМ 2, ТМ 5 серии К 155, К 555; 19 - четвертый триггер; 20, 21 - третий и четвертый элемент И - НЕ, например ЛАЗ, ЛА 4 серии К 155, К 555 или аналогичный; 22 - второй счетчик; 23 - первый элемент ИЛИ например ЛЛ 1 серии К 155, К 555 или аналогичный; 24 - третий триггер; 25 - первый дешифратор, например ИД 4 серии К 155,К 555 или аналогичный; 26, 27 - первый и второй элемент и-НЕ; 28 - второй дешифратор, например ИДЗ серии К 155, К 555 или аналогичный; 29 - второй элемент ИЛИ; 30- третья группа приемников; 31 - выходной регистр, например К 589 ИР 12 или аналогичный; 32 - группа передатциков; 33 - входной регистр, например К 589 ИР 12 или аналогичный; 34 - блок приемопередатчиков; 3535 и - блоки приемопередатчиков группы; 36136 и - блоки управления прямым доступом в память; 37 - второй передатчик;38 - пятый триггер; 39 - третий элемент И;40 - третий элемент ИЛИ: 41 - линия сигнала СИП, 42 - линия сигнала ВВОД; 43 -линия сигнала ВЫВОД; 44 - линия сигнала СИА; 45 - группа линий старших разрядов сигналов АДРЕС; 46 - группа линий младших разрядов сигналов АДРЕС; 47 - группа линий сигналов ДАННЫЕ ВХ,; 48 - линия младшего разряда сигналов ДАННЫЕ ВХ.; 49 - группа линий сигналов АДРЕС; 50 - группа линий сигналов ДАННЫЕ ВЫХ 51 - линия сигнала РЕЖИМ; 52 - группа линий сигналов ДАННЫЕ ЭП.; 53 - группа линий сигналов ДАННЫЕ ЧТ 54 - линия сигнала разрешения обмена; 55 - линия сигнала направление обмена; 56 - магистраль для связи с ЭВМ верхнего уровня; 57 - первая внутренняя магистраль; 58 - вторая внутренняя магистраль; 59 - группа линий установки номера (адреса) группы каналов; 60 - группа линий сигналов "СЧЕТ"; 61 - группа линий сигналов "КОНЕЦ ЦИКЛА"; 62 - группа линий сигналов "АДРЕС ЯЧЕЙКИ"; 63 - группа линий сигналов "УПРАВЛЕНИЕ ОБМЕНОМ"; 64 - группа линий сигналов ПУСК,На фиг. 3 позицией 65 обозначен мультиплексор, например КП 1 или КП 5 серии К 155 или аналогичный; 66 - генератор импульсов реализованный на базе элементов серии К 155 или аналогичной; 67 - регистр;68 - постоянное запоминающее устройство, например РЕЗ серии К 155 или аналогичное, 1789988На фиг, 4 позицией 69 обозначен первый элемент НЕ; 70 - группа шинных формирователей, например К 589 АП 16 или К 589 АП 26, 71 - передатчик; 72 - приемник;73 - элементы НЕ; 74, 75 - элементы И, 76 - группа передатчиков; 77 - группа приемников.На фиг. 5 позицией 78 и 79 обозначены группы передатчиков; 80 - передатчик; 81 - группа приемников; 82 - элемент ИЛИ; 83 - элемент НЕ.На фиг. 6 поаИцией Тд 1 п обозначен временной интервал записи адреса ячейки в регистр адреса прототипа при передаче первого слова из массива передаваемой информации;Тд 1 п - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче первого слова из массива передаваемой информации;Ту 1 п - временной интервал записи кода номера ЭВМ нижнего уровня в регистр управления прототипа при передаче первого слова иэ массива передаваемой информации;Тд 2 п - временной интервал записи адреса ячейки в регистр адреса прототипа при передаче второго слова из массива передаваемой информации;ТА 2 п - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче второго слова из массива передаваемой информации;Ту 2 п - временной интервал записи кода номера ЭВМ нижнего уровня в регистр управления прототипа при передаче второго слова из массива передаваемой информации;Тдкп - временной интервал записи адреса ячейки в регистр адреса прототипа при передаче К-слова из массива передаваемой информации;Тдкп - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче К-слова из массива передаваемой информации;Тукп - временной интервал записи кода номера ЭВМ нижнего уровня в регистр управления прототипа при передаче К-слова из массива передаваемой информации; Тд 1 н - временной интервал записи адреса ячейки в счетчик адреса заявляемого устройства при передаче первого слова из массива передаваемой информации;Тд 1 н - временной интервал записи передаваемых данных в выходной регистр заявляемого устройства и ри передаче первого слова из массива передаваемой информации; 5 10 15 20 25 30 35 40 45 50 55 Ту 1 н - временной интервал записи кода номера ЭВМ нижнего уровня в счетчик управления заявляемого устройства при передаче первого слова из массива передаваемой информации;Тд 2 н - временной интервал записи передаваемых данных в выходной регистр заявляемого устройства при передаче второго слова из массива передаваемой информации;Тдкн - временной интервал записи передаваемых данных в выходной регистр заявляемого устройства и ри передаче К-слова из массива передаваемой информации;Тукн - временной интервал записи кода номера ЭВМ нижнего уровня в счетчик управления заявляемого устройства при передаче К-слова последнего) из массива передаваемой информации,Устройство сопряжения между процессором верхнего уровня и группой процессо. ров нижнего уровня иерархической мультипроцессорной системы содержит М групп каналов 1 для связи с ЭВМ нижнего уровня, каждый из которых содержит дешифратор управляющих сигналов 25, входной регистр 33, Й блоков управления 36, дешифратор выбора 28, блок внутренних приемопередатчиков 34, выходной регистр 31, блоки приемопередатчиков нижнего уровня 35, передатчик 2 и 37, шесть приемников 3-5, 7, 8, 10, четыре группы приемников 6, 9, 11, 30, группа передатчиков 32, элемент задержки 13, элемент сравнения 16, два счетчика 12, 22, пять триггеров 17- 19, 24, 38, три элемента И 14, 15, 39, четыре элемента И - НЕ 20, 21, 26, 27, три элемента ИЛИ 23, 29, 40 причем первый и второй выход дешифратора управляющих сигналов 25 подключены соответственно к входам выборки выходного 31 и входного ЗЗ регистра, информационные входы 53 входного регФ- стра 33 и информационные выходы 52 выходного регистра 31 - подключены к первому информационному входу-выходу блока внутренних приемопередатчиков 34, второй информационный вход-выход 58 которого подключен к первым информационным входам-выходам блоков приемопередатчиков нижнего уровня 35, вторые информационные входы/выходы которых являются соответствующими входами-выходэми нижнего уровня устройства, вход 64 пуска 1-го (=1, 1 ч) блока управления прямым доступом в память 36 подключен к 1-му выходу дешифратора выбора 28, первый 54 и второй 55 выходы управления выдачей информации блоков управления прямым доступом в память 36 подключены я первому и второму входам управления ам.20 40 45 50 дачей информации соответствующих блоков приемопередатчиков нижнего уровня 35, выход 41 перецатчика 2 подключен к синхровходу ЭВМ верхнего уровня, входы 42, 43, 44 первого 3, второго 4 и третьего 5 приемников подключены к выходам ввода, вывода и синхронизации ЭВМ верхнего уровня соответственно,"группа входов 45 первой группы приемников 6 подключены к группе старших разрядов адресного выхода ЭВМ верхнего уровня, младшие разряды адресного выхода которой подключены ко входам 461, 462, четвертого 7 и пятого 8 приемника соответственно, входы 47 второй 9 и четвертой 30 групп приемников и выходы 50 руппы передатчиков 32 подключены к группе информационных входов-выходов ЭВМ верхнего уровня, младший разряд 48 которой подключен к входу шестого приемника 10, входы 49 третьей группы приемников 11 подключены к адресным выходам ЭВМ верхнего уровня, первый вход передатчика 2 соединен с выходом элемента задержки 13, вход которого соединен с вторым входом передатчика 2 и с выходом первого элемента ИЛИ 23, первый вход которого соединен с входом управления записью входного регистра 33 и с выходом первого элемента И 14, первый вход которого соединен с выходом первого приемника 3, второй вход первого элемента ИЛИ 23 соединен с входом управления записью выходного регистра 31, с выходом второго элемента И 15 и с первыми входами первого 26 и второго 27 элементов И - НЕ, вторые входы которых соединены с третьим и четвертым входами дешифратора управляющих сигналов 25, информационные входы которого соединены с выходами первого 17 и второго 18 триггеров, входы синхронизации которых соединены с входом синхронизации третьего триггера 24 и с выходом третьего приемника 5, выход второго приемника 4 соединен с первым входом элемента И 15, второй вход которого соединен с вторым входом первого элемента И 14 и с прямым выходом третьего триггера 24, инверсный выхбд которого соединен с входом выборки дешифратора 25 управляющих сигналов,информационный вход третьего триггера 24 соединен с выходом элемента сравнения 16, первая группа входов которого соединена с выходами первой группы приемников 6, вторая группа входов 59 элемента сравнения 16 является входами установки номера группы каналов устройства, информацион- ные входы первого 17 и второго 18 триггеров соединены с выходами четвертого 7 ипятого 8 приемников, выход первого элемента И-НЕ 26 соединен с входами синхронизации счетчика управления 22 и четвертого триггера 19, информационный вход которого соединен с выходом шестого приемника 10, выход второго элемента ИНЕ 27 соединен с входом синхронизации счетчика адреса 12, информационные входы которого соединены с выходами приемников 11 третьей группы, информационные входы дешифратора выбора 28 соединены с информационными выходами счетчика управления 22, информационные входы которого соединены с выходами приемников второй группы 9, входы увеличения и уменьшения счетчика управления 22 соединены с выходами прямого и обратного переноса счетчика адреса 12, группа информационных выходов 62 которого соединена с информационными входами-выходами 57 блока внутренних приемопередатчиков 34, первый вход третьего элемента И - НЕ 21 .соединен с прямым выходом 51 четвертого триггера 19 и через передатчик 80 блока внутренних приемопередатчиков 34 с входами выбора режима И. блоков управления 36, инверсный выход четвертого триггера 19 соединен с первым входом четвертого 20 элемента И - НЕ, второй вход которого соединен с вторым входом третьего элемента И - НЕ 21 и с выходом второго элемента ИЛИ 29, входы которого соединены с первыми выходами 60 управления К. блоков управления 36 соответственно, входы управления блоков внутренних приемопередатчиков 34 соединены с вторыми выходами 63 управления М блоков управления 36,. Фуппы информационных входов и выходов которых соединены с группами информационных вйходов и входов соответствующих блоков приемопередатчиков нижнего уровня 35, выходы приемников 30 четвертой группы соединены с информационными входами выходного регистра 31, информационные выходы входного регистра 33 соединены с входами группы передатчиков 32, выход 47 второго передатчика 37 подключен к младшему разряду в группе информационных входов-выходов ЭВМ верхнего уровня, первый вход второго передатчика 37 подключен к выходу третьего элемента И 39, первый вход которого соединен с четвертым выходом дешифратора управляющих сигналов 25, второй вход передатчика 37 соединен с выходом пятого триггера 38; вход синхронизации которого соединен с выходом первого элемента ИЛИ 23, вход установки в ноль "Р" пятого триггера 38 соединен с выходом третьего элемента ИЛИ 40, входы 61 которого соединены с третьими выходами управления М блоков управления 36 прямым доступом к памяти, второй вход третьего5 10 15 20 25 30 35 40 45 50 55 элемента И 39 соединен с выходом первогоэлемента И 14, выхода третьего 20 и четвертого 21 элементов И - НЕ соединены с выходами увеличения и уменьшения счетчикаадреса соответственно.Работу устройства рассмотрим на примере использования его для организациимультипроцессорной системы на базе ЭВМили микроЭВМ имеющих интерфейс типа"ОБЩАЯ ШИНА", При этом в устройствевходы установки в ноль "В" счетчиков 12, 22и регистра 62 необходимо соединить сцепью сигнала "СБРОС" ЭВМ верхнегоуровня (с целью упрощения схемы цепь"СБРОС" на фигурах не показана). Неиспользуемые выводы элементов необходимосоединить с цепью "ОБЩ" или "+5 В" черезрезистор 1 кОМ, в зависимости от их назначения, для обеспечения их помехозащищенности и незапланированного срабатывания,Линии сигналов 4550 необходимо соединить с шиной "АДРЕС/ДАННЫЕ" ЭВМверхнего уровня,Устройство работает в двух режимахпод управлением ЭВМ верхнего уровня;вывод информации в режиме прямогодоступа к памяти в одну из М й-ю ЭВМнижнего уровня;ввод информации в режиме прямогодо ступа к памяти из одной из М "М-й ЭВМнижнего уровня.Передача информации происходит в соответствии с тремя циклами;цикл записи в счетчик адреса 12 адресаячейки памяти ЭВМ нижнего уровня с которой будет осуществляться обмен информацией;цикл записи в счетчик управления 22 итриггер 19 информации о номере ЭВМ нижнего уровня, с которой будет осуществляться обмен данными, и код режима;цикл записи (чтения в регистр 31) изрегистра 33 передаваемых/ принимаемыхданных,Рассмотрим подробно вышеперечисленные циклы,Режим вывода информации.В соответствии с логикой работы интерфейса "ОБЩАЯ ШИНА" в первой фазе каждого цикла обмена по линиям"АДРЕС/ДАННЫЕ" передается адрес счетчика или регистра с которого будет осуществляться обмен, с некоторой задержкой поотношению к передаче адреса выдается сигнал СИА на линию 44; Старшие разрядыадреса поступают по линиям 45 через приемники 6 на первые входы элементов сравнения 16 всех групп 1 и, на вторые входыкоторых подают код номера группы, присвоенный ему в адресном пространстве ЭВМ верхнего уровня, При совпадении адреса на первых входах элемента сравнения с кодомна вторых входах на его выходе формируется сигнал логической "1", поступающий наинформационный вход триггера 24. На информационные входы триггеров 17, 18 поступают по линиям 461, 462, через приемники 7, 8 младшие разряды адреса, определяющие адрес счетчика адреса 12, Сигнал СИА, поступающий по линии 44 через приемник 5 на входы синхронизации триггеров 17, 18 и 24 осуществляет записькода адреса счетчика адреса 12 в триггеры 17, 18 и сигнала с выхода элемента сравнения 16 в триггер 24,Вторая фаза цикла обмена начинается со снятия адреса с линий "АДРЕС/ДАННЫЕ", установки на этих линиях адресаячейки памяти с которой будет происходить обмен информацией и установки на линии 43 сигнала ВЫВОД. Под действием этогосигнала на выходе элемента И 15 появится сигнал высокого уровня, который, совместно с сигналом высокого уровня на выходе дешифратора 25, сформирует сигнал запйси низкого уровня на выходе элемента 27, Этотсигнал поступит на вход записи счетчика адреса 12 и произведет в него запись адреса ячейки памяти, поступающий с магистрали56 по линиям 49 через группу приемников 11 на информационный вход счетчика адреса 12. Одновременно, сигнал высокого уровня с выхода элемента И 15 установит черезэлемент ИЛИ 23 триггер 38 в единичное состояние и поступит через элементзадеР- жки 13 на входы передатчика 2, на выходе 41 которого сформируется сигнал ответа СИП поступающий в интерфейс ЭВМ верхнего уровня. ЭВМ, получив сигнал СИП от устройства, снимает сигнал "ВЫВОД", что приводит к снятию сигнала записи на выходе элемента И - НЕ 27 и к снятию сигнала СИП на линии 41. Завершается вторая фаза цикла обмена снятием сигнала СИА с линии 44 магистрали 56. Далее аналогичным образом будет произведена запись передаваемых данных в регистр 31, при этом сигналом с выхода дешифратора 25 производится выборка регистра 31. Следующее обращение ЭВМ верхнего уровня производит к счетчику управления 22 и записывает в него (аалогично счетчику адреса) код управления, содержащий номер ЭВМ нижнего уровня и, в младшем разряде, бит режима (1 - вывод информации, 0 - ввод информации), который записывается в триггер 19. Код управления с выхода счетчика управления 22поступает на вход дешифратора 28, на одном из выходов которого формируется сигнал пуска выбранной ЭВМ нижнего уровня.50 Этот сигнал совместно с сигналом режима на линии 51 поступают на входы 51 и 64 (сигнал режима через передатчик 80 блока внутренних приемопередатчиков 34) блока управления прямым доступом в память 36,Блок управления 36 работает следующим образом: после вклочения ЭВМ верхнего уровня формирует сигнал "СБРОС"который поступает на входы "В" регистров67 всех блоков управления 36 и устанавливает их в нулевое состояние. После установ-.ки в нулевое состояние из ПЗУ 68.выбирается первая микрокоманда формирующая следующие сигналы:линии 54, 55 - код "10" обеспечиваетсяотключение передатчиков 70 от магистралей ЭВМ нижнего уровня;линия 63 - логический "0" - обеспечивается подключение групп передатчиков 78,79, 80 и отключение группы передатчиков 81от магистралей 58 и 57;линии 60, 61 ЛОГИЧЕСКАЯ "1" - отсутствие управляющих сигналов,Выполнение микропрограммы "защитой" в ПЗУ 68 начинается с анализа сигналов на входах 51 и 64. При обнаружениикода "И" (" ВЫВОД", "ПУСК" ) один из блоков36 осуществляют выдачу из ПЗУ через передатчики 76 сигнала ТПД, обеспечивая требование на доступ к интерфейсу выбраннойЭ ВМ нижнего уровня, Г 1 оступление сигналаподтверкдение ППД от ЭВМ нижнего уровня через приемники 77 на входы мультиплексора 65 обеспечивает ветвлениемикропрограммы и установку на выходеПЗУ 68 сигнала ПВ поступающего через передатчики 76 в интерфейс ЭВМ нижнегоуровня. Данный сигнал сохраняется блоком. управления до завершения операций передачи информации в/из память ЭВМ нижнего уровня.Передача информации в ЭВМ нижнегоуровня начинается с установки на выходах54 и 55 кода 11 поступающего на входыблока приемоперэдатчиков 35 и разрешающего передачу содержимого счетчика адреса 12 с выходов передатчиков 79 блокавнутренних приемопередатчиков 34 черезпередатчики 70 и 78 в магистраль ЭВМ нижнего уровня и интерпретируется ЭВМ какадрес, После этого блок управления черезмультиплексор 65 осуществляет анализ тиа режима на линии 51 и переходит к выполнению операции "ВЫВОД" или "ВВОД". При обнаружении кода 1 на входе 51 блок управления формирует на выходах 54 и 55 код 01 закрывающий передатчики 70 и открывающий (через элемент И 74) передат 5 10 15 20 25 30 35 40 чики 71. При этом содержимое регистра 31 данных поступает через передатчики 79 и 71 в магистраль ЭВМ нижнего уровня, Одновременно из ПЗУ 68 через передатчики 76 в магистраль ЭВМ нижнего уровня выдается сигнал "ВЫВОД", а затем блок управления осуществляет ожидание от ЭВМ нижнего уровня сигнала подтверждения СИП, который поступает от ЭВМ нижнего уровня через приемник из группы приемников 77 на мультиплексор 65, При поступлении сигнала СИП блок управления снимает с выхода ПЗУ 68 ранее сформированный сигнал "ВЫВОД" на выходах передатчиков 76, а на выходах 60 и 61 формируются сигналы логической "1", поступающие через элементы ИЛИ 29 и 40 на входы элементов И-НЕ 20, 21 и вход установки в ноль триггера 38, соответственно. При этом триггер 38 перейдет в нулевое состояние, а счетчик 12 увеличит код содержимого на 1. Затем блок управления 36 осуществляет анализ сигнала СИП, поступающего из интерфейса ЭВМ нижнего уровня. При сборе в интерфейсе ЭВМ сигнала СИП блок управления осуществляет сброс всех ранее сформированных сигналов (конец выполнения цикла) и возвращается в исходное состояние. При передаче второго слова из передаваемого массива информации достаточно поместить в регистр 31 передаваемые данные и выполнить фазу "ВЫВОД", т,к. адрес ячейки памяти установлен и код операции не изменился, При заполнении информацией всех ячеек памяти ЭВМ нижнего уровня счетчика адреса 12 установится в нулевое состояние и на его выходе прямого переноса сформируется импульс который поступит на вход увеличения счетчика управления 22 и увеличит код его состояния на 1. При этом на выходе дешифратора 28, соединяющем со входом пуска следующей ЭВМ нижнего уровня, появится сигнал "ПУСК" для этой ЭВМ. Код режима (ВЫВОД) не изменился, поэтому ЭВМ верхнего уровня может продолжать операцию "ВЫВОД" в следующую ЭВМ нижнего уровня, Емкость счетчика 22 соответствует количеству ЭВМ нижнего уровня подключенных к магистрали 58, поэтому при заполнении информацией последней .ячейки последней ЭВМ нижнего уровня счетчики 12 и 22 обнулятся и на выходах дешифратора 28 установятся низкие уровни сигналов, что соответствует отсутствию сигналов "ПУСК" и окончанию ввода информации в первую группу 1 дканалов для связи с ЭВМ нижнего уровня. Далее ЭВМ верхнего уровня производит обмен информацией со следующей группой, например 12, каналов для связи с ЭВМ нижнего уровня."ВЫВОД ИНФОРМАЦИИ".Первая фаза обмена (адресный цикл) аналогична операции "ВЫВОД ИНФОРМАЦИИ" с записью в счетчик адреса 12 - адреса ячейки памяти из которой будет происходить чтение информации, в счетчик управления - номера ЭВМ нижнего уровня с которой будет происходить обмен (в младшем разряде код режима ВВОД "0") и установки на магистраль адреса регистра данных 32.Вторая фаза цикла обмена начинается со снятия адреса с магистрали 56 и поступления сигнала "В ВОД" из интерфейса Э ВМ верхнего уровня по линии 42 через приемник 3 на вход элемента И 14, на второй вход которого поступает сигнал высокого уровня с прямого выхода триггера 24, При этом на выходе элемента И 14 формируется сигнал высокого уровня который поступает на входы:регистра 33, где совместно с сигналом с дешифратора 25 производит чтение его содержимого;элемента И 39, где на его выходе, совместно с сигналом с выхода дешифратора 25, формируется сигнал высокого уровня позволяющий вывести на магистраль через передатчик 37 бит готовности с выхода триггера 38;элемент ИЛИ 23 для формирования сигнала СИП.При обнаружении на входах 51 и 64 кода 01 (ВВОД, ПУСК) блок управления осуществляет выдачу из ПЗУ 68 через передатчики 76 сигнала ВВОД и магистраль выбранной ЭВМ нижнего уровня. Поступление от ЭВМ нижнего уровня сигнала СИП по одной из цепей через передатчик группы 77 к мультиплексору 65 означает что на линиях "ДАНН Ы Е" магис 1 рали Э В М нижнего уровня подана требуемая информация (содержимое адресуеМой ячейки памяти ЭВМ нижне.го уровня), Блок управления осуществляет формирование на выходах ПЗУ 68 следующего кода:линии 54 и 55 - 00;линии 60, 61, 63 - 011обеспечивающего открывание передатчиков 72, 81 и прохождение через них информации из магистрали ЭВМ нижнего уровня на входы 53, откуда она по сигналу ВВОД от ЭВМ верхнего уровня передается в ее магистраль. Далее блок управления завершает выполнение операции "ВВОД" аналогично операции "ВЫВОД", но с поступлением импульсов по линии 60 через элемент ИЛИ 29 и элемент И-НЕ 21 на вход уменьшения счетчика адреса 12 и уменьшающего код его состояния на 1, Т.е. устройство, позволяет 5 10 15 20 25 30 35 40 45 50. Тд+Ту 1+ Тук й, а ТАТд.Ту организовать последовательное чтение информации из ЭВМ нижнего уровня с наибольшим номером без выполнения множества операций занесения адреса ячейки памяти номера ЭВМ нижнего уровня. Передача(прием данных) в/из ЭВМ нижнего уровня производится ЭВМ верхнего уровня после чтения и анализа бита готовности на линии 47, передатчика 37, Таким образом использование заявляемого изобретения позволяет, сохраняя все функции прототипа, увеличить количество ЭВМ нижнего уровня, подключаемых к ЭВМ верхнего уровня, и повысить скорость обмена массивами информации между ними эа счет групповой адресации и исключения множества операций занесения адреса ячейки памяти и номера ЭВМ нижнего уровня.Для определения количественного значения повышения быстродействия используем временные соотношения приведенные на фиг. 6 и следующие выражения: Топ= Тд+Тд+ТУ) К й Тоз=ТА 1+Ту 1+Тук+ Тд К й, где ТА - время передачи адреса ячейки памяти в регистр адреса прототипа или в счетчик адреса заявляемого устройства;Тд - время пг - .дачи данных в регистр , данных прототип. ли заявляемого устройства;Ту - время передачи кода номера ЭВМ нижнего уровня и кода режима в регистр управления прототипа;К - количество слов передаваемого массива информации;й - количество ЭВМ нижнего уровня участвовавших в обмене;Ту 1 - время передачи кода номера ЭВМ нижнего уровня и кода режима в счетчик управления заявляемого устройства при передаче первого слова из массива информации;Тук - время передачи кода номера ЭВМ нижнего уровня и кода режима в счетчик управления заявляемого устройства при передаче К-го (последнего) слова из массива информации (в случае окончания обмена по инициативе ЭВМ верхнего уровня);Топ - время обмена массивом информации из К-слов между ЭВМ верхнего уровня и М ЭВМ нижнего уровня в прототипе;Тоз - время обмена массивом информа- ции из К-слов между ЭВМ верхнего уровня и М ЭВМ нижнего уровня в заявляемомустройстве,Топ Тд+Т +ТуК ЙТоз А +Ту 1 +ТуК+ТдК М

Заявка

4847272, 03.07.1990

ЛЕНИНГРАДСКОЕ НАУЧНО-ПРОИЗВОДСТВЕННОЕ ОБЪЕДИНЕНИЕ "ЭЛЕКТРОНМАШ"

ПОТАПЕНКО ВАЛЕРИЙ ИЛЬИЧ

МПК / Метки

МПК: G06F 15/00, G06F 15/16

Метки: сопряжения, иерархической, между, процессоров, группой, верхнего, нижнего, системы, процессором, уровня, мультипроцессорной

Опубликовано: 23.01.1993

Код ссылки

<a href="http://patents.su/16-1789988-ustrojjstvo-sopryazheniya-mezhdu-processorom-verkhnego-urovnya-i-gruppojj-processorov-nizhnego-urovnya-ierarkhicheskojj-multiprocessornojj-sistemy.html" target="_blank" rel="follow" title="База патентов СССР">Устройство сопряжения между процессором верхнего уровня и группой процессоров нижнего уровня иерархической мультипроцессорной системы</a>

Похожие патенты